• 대한전자공학회논문지SD
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• 제49권2호
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• pp.39-46
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• 2012

본 논문은 저전력으로 동작하면서 Rail-to-rail 입력 범위를 가지는 센스 앰플리파이어를 제안한다. 새롭게 제안한 센스 앰플리파이어는 그라운드 전위부터 전원전압 전위까지의 입력을 수용하며 저전력 기능을 구현하고 있다. 방전전류 경로의 존재로 인한 정적 전력소모를 최소화 하는 것이 본 설계의 주요 요소이다. 새롭게 제시된 PMOS 입력신호 수신부와 그것을 제어하는 피드백 회로를 통하여 전력소모를 감소시킨다. 제안된 구조는 평균 소비 전력부분에 있어서 일반적인 Rail-to Rail 센스 앰플리파이어의 약 50% 이상의 효율향상을 실험결과를 통해 보여준다.

• 한국전자통신학회논문지
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• 제18권5호
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• pp.769-776
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• 2023

본 논문에서는 저 전력 CAM(: Content Addressable Memory)을 위한 MLSA(: Match-line Sense Amplifier)를 설계하였다. 설계한 회로는 MLSA와 사전충전 (precharge) 제어기를 통해 선택적 매치라인 충전기법으로 CAM 동작 중 미스매치 상태에서 발생하는 전력 소모를 감소시켰고, 검색동작 중 미스매치가 발생했을 때 사전 충전을 조기 종료시킴으로써 단락 전류로 인한 전력 소모를 추가적으로 감소시켰다. 기존 회로와 비교했을 때, 전력 소모와 전파 지연 시간이 6.92%, 23.30% 감소하였고, PDP(: Product-Delay-Product)와 EDP(: Energy Delay Product)가 29.92%, 52.31% 감소하는 우수한 성능을 보였다. 제안한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTRE 시뮬레이션을 통해 그 타당성을 입증하였다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제21권1호
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• pp.88-93
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• 2015

DRAM은 빠른 쓰기/읽기 속도와 무한한 쓰기 횟수로 인해 컴퓨터 시스템에서 주로 메인 메모리로 사용되지만 저장된 데이터를 유지하기 위해 지속적인 전원공급이 필요하다. 반면, PCM은 비휘발성 메모리로 전원공급 없이 저장된 데이터를 유지할 수 있으며 DRAM과 같이 바이트 단위의 접근과 덮어쓰기가 가능하다는 점에서 DRAM을 대체할 수 있는 메모리로 주목받고 있다. 하지만 PCM은 느린 쓰기/읽기 속도와 제한된 쓰기 횟수로 인해 메인 메모리로 사용되기 어렵다. 이런 이유로 DRAM과 PCM의 장점을 모두 활용하기 위한 하이브리드 메인 메모리가 제안되었고 이에 대한 연구가 활발하다. 본 논문에서는 DRAM과 PCM으로 구성된 하이브리드 메인 메모리를 위한 새로운 페이지 교체 기법을 제안한다. PCM의 단점을 보완하기 위해 제안 기법은 PCM 쓰기 횟수를 줄이는 것을 목표로 하며 실험결과에서 알 수 있듯이 본 논문의 제안 기법은 다른 페이지 교체 기법에 비해 PCM 쓰기 횟수를 80.5% 줄인다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2004년도 춘계학술대회 학술발표 논문집 제14권 제1호
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• pp.17-21
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• 2004

본 논문에서는 실시간으로 상수 및 변수의 병렬 매칭이 가능한 새로운 구조의 하드웨어 기반 룰-베이스시스템 구조를 제안한다. 이 시스템은 context-aware computing 시스템에서 상황 인식을 위한 기법으로 적용될 수 있다. 제안된 구조는 기존의 하드웨어 기반의 구조가 가지는 룰의 표현 및 룰의 구성에서 발생하는 제약을 상당히 감소시킬 수 있다. 이를 위해 변형된 형태의 content addressable memory(CAM)와 crossbar switch network(CSN)가 사용되었다. 변형된 형태의 CAM으로 구성된 지식-베이스는 동적으로 데이터의 추가 및 삭제가 가능하다. 또한 CSN은 input buffer와 working memory(WM) 사이에 위치하여, 시스템 외부 및 내부에서 동적으로 생성되거나, 시스템 설정에 의해 지정된 데이터들의 조합 및 pre-processing module(PPM)을 이용한 연산을 통하여 WM을 구성하는 데이터를 생성시킨다. 이 하드웨어 룰-베이스 시스템은 SystemC 2.0을 이용하여 설계하였으며 시뮬레이션을 통하여 그 동작을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.205-208
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• 2002

An existing ATM switch fabric uses VPI(Virtual Path Identifier) and VCI(Virtual Channel Identifier) information to route ATM cell. But AAL type 2 switch which efficiently processes delay-sensitive, low bit-rate data such as a voice routes the ATM cell by using CID(Channel Identification) field in addition to VPI and VCI. In this paper, we research the AAL type 2 switch that performs the process of CPS packet. The Receive unit extracts the CPS packet from the inputted ATM cell. The designed receive unit consists of input FIFO, r)( status table, CAM(Content Addressable Memory), new CID table and partial packet memory. Also the designed receive unit supports the PCI interface with host processor. The receive unit is implemented in Xilinx FPGA and operates at 72MHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(I)
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• pp.41-44
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• 1987

Recently Hopfield proposed a model for content-addressable memory, which has been shown to be capable of storing information in a distributed fashion and determining the nearest-neighbor. Its application is, however, inherently limited to the case that the number of l's in each stored vector is nearly the same as the number of O's in that vector. If not the case, the model has high probability of failure in finding the nearest-neighbor. In this work, a modification of the Hopfield's model, which works well irrespective of the number of l's (or O's) in each stored vector, is suggested.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제15권3호
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• pp.837-852
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• 2021

Recurrent neural network (RNN) architectures have been used for language modeling (LM) tasks that require learning long-range word or character sequences. However, the RNN architecture is still suffered from unstable gradients on long-range sequences. To address the issue of long-range sequences, an attention mechanism has been used, showing state-of-the-art (SOTA) performance in all LM tasks. A differentiable neural computer (DNC) is a deep learning architecture using an attention mechanism. The DNC architecture is a neural network augmented with a content-addressable external memory. However, in the write operation, some information unrelated to the input word remains in memory. Moreover, DNCs have been found to perform poorly with low numbers of weight parameters. Therefore, we propose a robust memory deallocation method using a limited retention vector. The limited retention vector determines whether the network increases or decreases its usage of information in external memory according to a threshold. We experimentally evaluate the robustness of a DNC implementing the proposed approach according to the size of the controller and external memory on the enwik8 LM task. When we decreased the number of weight parameters by 32.47%, the proposed DNC showed a low bits-per-character (BPC) degradation of 4.30%, demonstrating the effectiveness of our approach in language modeling tasks.

• 대한전자공학회논문지TC
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• 제44권10호
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• pp.162-168
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• 2007

Internet의 빠른 성장으로 인한 IP Address의 고갈과 다양한 Application의 등장으로 Network은 IPv6로의 전환을 필요로 하고 있다. IPv6는 128-bits로 늘어날 주소 체계로 IPv4에 비해 LPM을 위한 Lookup Table의 사이즈도 커질 것이기 때문에 대용량의 Lookup Table를 고속으로 처리하기 위한 방안이 필요하다. 이에 대한 해결책으로 하드웨어 기반의 고속의 TCAM을 사용하여 Lookup 성능을 향상시키려는 연구가 많이 되고 있긴 하지만, 최근 등장하고 있는 Priority-TCAM을 활용한 Lookup Table 구성방법에 대한 연구는 찾아 볼 수 없다. 본 논문에서는 Priority-TCAM과 기존 TCAM의 차이점을 기술하고 Priority-TCAM을 사용하여 효율적으로 Lookup Table을 구성하고 운용할 수 있는 알고리즘을 기술한다.

• 한국통신학회논문지
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• 제15권10호
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• pp.857-867
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• 1990

CAM은 RAM이나 PLA 처럼 규칙적인 구조를 갖고 있으므로 CAM 자동설계 프로그램을 제작하기 용이하다. 본 프로그램은 CIF 형태로 그 결과가 출력되고 수정 작업이나 결과를 화면에 보기 위해 IBM/PC 상에서 디스플레이 프로그램을 개발하였다. CIF 파저는 YACC와 LEX로 제작하였고, 플롯팅을 위해서는 ROLAND XY 플롯터를 사용하였다. 위의 과정을 하나의 메뉴안에서 선택에 따라 수행하도록 Full-Down 메뉴를 사용하여 종합하였다.

• 한국통신학회논문지
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• 제19권6호
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• pp.1056-1063
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• 1994

본 논문에서는 연상 메모리 소자에 대한 데이터와의 병렬 처리 최적 정합 방식을 적용하여 계산 효율과 처리율을 높인 단일 PE 아키텍쳐를 이용하여 CAM을 설계하였다. 설계한 CAM은 크게 3개의 기능 블록(입력 MUX, 최적 정합 CAM, 제어부)으로 구성되어 있다. 데이터 처리는 병렬 입력 및 병렬 비교를 하여 고속으로 데이터를 처리하는 전.병렬 방식을 채택하였다. 이러한 특성을 갖는 CAM은 회로 및 논리 시뮬레이션을 통하여 ETRI 3 m-well 공정 설계 규칙을 사용하여 설계하였다. 본 논문에서 설계된 CAM의 최대 동작 주파수는 20MHz이다.