• 한국광학회지
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• 제21권3호
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• pp.123-128
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• 2010

이터븀 광격자 시계의 검색 레이저로 쓰기 위하여, WG-PPLN를 사용하여 1319 nm 파장의 Nd:YAG 레이저와 1030 nm 파장의 Yb 도핑된 광섬유 레이저의 합주파수 (578.4 nm)를 발생시켰다. 이터븀 광격자에서 시계 전이선을 분광하기 위해서는 1 Hz 수준의 선폭을 가지는 검색 레이저가 필요하기 때문에, 합주파수로 발생된 노란색 레이저의 주파수를 초공진기에 안정화하여 선폭을 축소하였다. 초공진기는 선팽창 계수가 낮은 ULE로 제작되었고, 진동으로 인한 영향이 작은 받침점에서 능동형 제진대 위에 설치되었다. 공기 굴절률의 영향을 제거하기 위하여 이 초공진기를 진공 체임버 내부에 설치하고, 온도를 1 mK 수준에서 안정화 하였다. 또한, 이 장치들을 방음 체임버 안에 설치하여, 소리로 인한 잡음을 막아 주었다. 실험에 사용된 초공진기의 광자 수명시간으로부터, 그 예리도가 380 000으로 측정되었다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.69-76
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• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

• 핵의학기술
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• 제12권1호
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• pp.13-18
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• 2008

목적: 다양한 algorism에 의한 영상처리기법은 핵의학 영상을 결정짓는 중요한 부분을 차지하고 있다. 이에 새로운 영상처리기법인 SIEMENS (made by pixon)사의 Onco. flash processing reconstruction을 적용하여 기존의 영상처리기법을 이용한 영상과 비교 분석함으로써 그 임상적 유용성을 평가한다. 대상 및 방법: 1) Scan speed의 차이에 의한 whole body bone scan을 시행하고, raw data와 processing data의 imaeg quality를 비교 분석하여 상대 평가한다. 2) Bone static scan을 acquisition count를 달리하여 시행하고, raw data와 processing data의 image quality를 비교 분석하여 상대 평가한다. 3) 4 quadrant - bar phantom을 이용하여 raw data와 processing data와의 육안적 평가를 통한 image quality를 확인한다. 4) LSF을 통한 raw data와 processing data의 FWHM을 구하여 해상력 평가를 확인한다. 결과: 1) Whole body bone scan을 시행하여 본원 핵의학 판독의의 blinding test한 결과 scan speed 20 cm/min의 raw data와 30 cm/min의 processing data에는 임상 판독에 영향을 미칠 수준의 image quality 저하가 없었으나, 40 cm/min processing data는 영상 판독과 진단에 오류의 가능성을 배제 할 수 없는 image quality의 향상을 볼 수 없었다. 2) Bone static scan의 경우 200 kcts processing data는 200 kcts raw data보다 확실한 image quality의 향상을 가져왔으며 400 kcts raw data와 비교한 본원 핵의학 판독의 blinding test 결과 판독과 진단에 무리가 없을 수준의 유사한 image quality를 보였다. 3) 4 quadrant - bar phantom을 이용하여 raw data와 processing data와의 육안적 평가는 processing을 통한 image quality의 향상을 확인할 수 있었다. 4) LSF을 통한 raw data와 processing data의 FWHM 평가 결과, resolution의 뚜렷한 증가나 감소의 확인은 할 수 없었다. 이는 noise level의 감소와 high S/N ratio 때문이라 판단된다. 결론: 기존의 영상과 비교 분석하여 평가한 결과 Onco. flash processing reconstruction을 적용한 경우 일정 수준까지 뚜렷한 image quality의 향상을 보였으며, 이는 장비 가동률의 상승과 환자 대기일수의 단축 그리고 저선량 검사에 따른 방사선 피폭에 대한 적극적 방어의 관점에서 현재 임상 핵의학에 충분한 유용성과 타당성이 있을 것으로 사료된다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.37-47
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• 2006

본 논문에서는 Digital Video Broadcasting (DVB), Digital Audio Broadcasting (DAB) 및 Digital Multimedia Broadcasting (DMB) 등과 같이 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 무선 통신 시스템을 위한 10b 25MS/s $0.8mm^2$ 4.8mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서 동시에 면적 및 전력 소모를 최소화하기 위해 2단 파이프라인 구조를 사용하였으며, 스위치 기반의 바이어스 전력 최소화 기법(switched-bias power reduction technique)을 적용하여 전체 전력 소모를 최소화하였다. 입력단 샘플-앤-홀드 증폭기는 낮은 문턱전압을 가진 트랜지스터로 구성된 CMOS 샘플링 스위치를 사용하여 10비트 이상의 해상도를 유지하면서, Nyquist rate의 4배 이상인 60MHz의 높은 입력 신호 대역폭을 얻었으며, 전력소모를 최소화하기 위해 1단 증폭기를 사용하였다. 또한, Multiplying D/A 변환기의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 사용하여 바이어스 전류를 제어함으로써 10비트의 해상도에서 응용 분야에 따라서 25MS/s 뿐만 아니라 10MS/s의 동작 속도에서 더 낮은 전력 사용이 가능하도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며 측정된 최대 DNL 및 INL은 각각 0.42LSB 및 0.91LSB 수준을 보인다. 또한, 25MS/s 및 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 $0.8mm^2$이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.