• Proceedings of the Korea Information Processing Society Conference
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• 2001.04b
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• pp.855-858
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• 2001

본 논문에서는 교통 정보 제공 시스템에서 기본적으로 필요로 하는 신뢰성 있는 교통데이터 획득을 위한 교통 영상검지기를 ASIC을 이용하여 효과적으로 구현할 수 있는 구조를 제안한다. 본 논문의 교통 영상검지기에서는 먼저 저가의 CMOS 이미지 센서를 이용하여 영상을 획득한다. 그 다음에 영상을 여러 개의 블록으로 분할하고 블록 매칭 기법을 이용하여 각 블록의 모션 벡터, 즉 각 블록이 다음 프레임에서 어느 방향으로 얼마만큼의 거리를 이동했는지를 추적한다. 그 다음에는 블록들의 모션 벡터로부터 자동차의 속도와 크기를 추출한다. 본 논문의 교통 검지기는 실시간으로 시내 도로나 고속도로에서 실시간으로 교통 정보를 검지할 수 있을 뿐만 아니라 보정이 필요 없어 설치가 매우 간편하다.

• Proceedings of the KAIS Fall Conference
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• 2009.05a
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• pp.439-442
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• 2009

본 연구는 16 비트 CPU를 위한 새로운 C 컴파일러를 개발하고자 한다. 새로운 ASIC 프로세서가 특정 용도로 설계되었을 때 그 CPU를 위한 새로운 컴파일러의 개발이 필요하다. 공개 소프트웨어인 GNU C 컴파일러를 사용하여 기계 의존 원시 파일들을 수정함으로서 새로운 컴파일러를 개발할 수 있다. 개발된 컴파일러는 단지 기계어에 의해 처리될 수 있는 기능들만 지원할 수 있기 때문에 곱 셈, 나눗셈, 부동소수점 처리등과 같은 기능들을 지원하기 위해서는 더 많은 연구가 필요하다. 완전한 컴파일러가 개발된 후에는 새로운 CPU에서 실행될 수 있는 응용 프로그램의 개발이 필요하다. 본 연구에 의해서 앞으로 개발될 여러 가지 다른 용도의 CPU를 위한 컴파일러들이 쉽게 개발될 수 있을 것이다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.9
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• pp.47-54
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• 2000

We designed asynchronous event logic library with 0.25um CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6GHz. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A Method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about $1.1mm{\times}1.1mm$.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.6B
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• pp.1074-1079
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• 1999

A high performance CMOS receiver for 155.52 Mbps STM-1 digital communication has been designed and fabricated. The ASIC operates properly with 155.52 MHz clock frequency in case of the data loss due to some system error such as transmission line open or data transfer fail. Also it operates properly in case the system starts after the power failure or system maintenance. The designed circuit has especially PLL based self oscillation loop which operates on abnormal environment which is added to main oscillation loop. The measured results show that the circuit operates well with 153.52 MHz clock frequency not only on normal environment but also on abnormal environment. Rms jitter of the PLL loop is about 23 ps.

• The Bulletin of The Korean Astronomical Society
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• v.38 no.1
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• pp.73.1-73.1
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• 2013

전파자료처리를 위한 전파분광기는 전파망원경으로 얻어진 우주전파자료를 최종 처리하는 장비이다. 현재, 전파관측에서는 우주의 미세구조를 밝혀내기 위해 관측자료의 대량화와 고속화가 진행되고 있는데, 이러한 초고속 대용량 자료를 처리하기 위해서 FPGA나 ASIC 등으로 구성된 하드웨어 기반의 전파분광기를 주로 사용하고 있다. 그러나, 하드웨어 기반의 전파분광기는 개발에 시일이 많이 소요되고 고가이며 수정 변경이 쉽지 않다. 한편, 관측자료는 더 대량화되고 고속처리가 필요한 추세로 가고 있다. 이러한 한계를 극복할 수 있는 방법 중 하나가 고속 계산 플랫폼을 기반으로 구현되는 소프트웨어 전파분광기이다. 미국, EU, 일본 등은 이러한 전파분광기 개발을 이미 진행하고 있다. 특히, THz 대역에서 관측시스템 개발을 이제 막 시작하는 우리나라로서는 경쟁력을 갖추려면 외국의 기술의존성을 탈피하고 첨단의 초고속 관측자료처리 기술을 확보해야 한다. 이를 위해 국내의 우수한 IT기술을 전파관측기술에 활용하여 단계적으로 기술을 발전시킬 필요가 있다. 본 연구는 고속 계산 플랫폼을 기반으로 구현되는 소프트웨어 광대역 전파분광기의 기술개발에 관한 것으로 전파관측에 적용할 수 있는 x-엔진 개발과 기술 결합에 중점을 두고자 한다. 이에 소프트웨어 광대역 전파분광기의 기본 설계 및 향후 계획을 소개한다.

• Journal of The Institute of Information and Telecommunication Facilities Engineering
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• v.10 no.1
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• pp.14-26
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• 2011

In this paper, we've studied Optical Fiber Subscribe Transmit system. After receiving the ATM cell passing through the FIFO of the Asynchronous Transfer Method from the ATM Layer images to the VC4 signal payload passing through scrambling of the cell payload, HEC computation of the cell and inserting the Idle/Unassigned cell. At this time formed VC4 signal passing through the generating and inserting POH overhead at the same time indicating the start point of the cell by the H4 byte on the VC4 POH. This ATM cell transmits 155Mbps speed changing the optical signal after outputting the frame format at the STM-1 signal generation block through the AUG bus after generating J1 of the VC4 start point at the AU4 pointer generation block.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.4B
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• pp.237-244
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• 2003

This paper presents the design of a QPSK/16-QAM downstreams receiver chip. The proposed chip consists of a blind equalizer, a timing recovery block and a carrier recovery block. The blind equalizer uses a DFE sturucture using CMA(Constant Module Algorithm). The symbol timing recovery uses the modified parabolic interpolator. The decision-directed carrier recovery is used to remove the carrier frequency offset, phase offset and phase jitter. The implemented LMDS receiver can support four data rates, 10, 20, 30 and 40 Mbps and can accommodate the symbol rate up to 10 Mbaud. This symbol rate is faster than existing QAM receivers.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.4B
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• pp.339-350
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• 2003

The demands of network users emphasize the improvement and guarantee of service quality as well as the increment of bandwidth. As a result, high performance and additional new functions are important features to build network equipments, especially and edge router. For this structure, network processors with high performance and flexibility are considered as a main part of a packet forwarding module. In this paper, we design and edge MPLS router with a network processor, which supports high performance and multi-functionalities and examine its advantage and limitation.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.8A
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• pp.821-828
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• 2008

In this paper, we present an optimized design of RS(23,17) decoder for UWB, which uses the pipeline structured-modified Euclidean(PS-ME) algorithm. Firstly, the modified processing element(PE) block is presented in order to get rid of degree comparison circuits, registers and MUX at the final PE stage. Also, a degree computationless decoding algorithm is proposed, so that the hardware complexity of the decoder can be reduced and high-speed decoder can be implemented. Additionally, we optimize Chien search algorithm, Forney algorithm, and FIFO size for UWB specification. Using Verilog HDL, the proposed decoder is implemented and synthesized with Samsung 65nm library. From synthesis results, it can operate at clock frequency of 250MHz, and gate count is 17,628.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.5
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• pp.1089-1094
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• 2013

In this study, we propose how th implement a MDDI(Mobile Display Digital Interface) protocol packet generation method in software. MDDI protocol is widely used in mobile display device. MDDI protocol packets are generated by software within micro processor. This method needs the minimum hardware configuration. In order to implementation of this method, we design a hardware platform with a high performance microprocessor and a FPGA. The packets generated by software within microprocessor are converted into LVDS signals, and transmitted by hardware within FPGA. This study suggests the benefits of the way how software can easily create a variety of packet. But, this proposed method takes more time in packet transmission compared to the traditional method. This weakness remains as a future challenge, which can be soon improved.