• Journal of the korean Society of Automotive Engineers
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• v.15 no.3
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• pp.75-80
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• 1993

널리 사용되는 IBM-PC를 기본으로 하여 고속도 데이터 처리가 가능한 연소 해석 장치를 개발 였다. 본 시스템은 상용의 A/D변환기와 C언어를 사용한 소프트웨어 및 PC 인터페이스 보드로 구성되어 있다. 본 연소 해석 장치의 특징은 모든 기능이 모니터 상에서 마우스로 지원되며, P 상에서 타 프로그램을 위한 데이터 변환이 용이하고 메모리의 확장이 기존의 상용 연소 해석 치에 비해 간편하다. 연구용 단기통 기관실험을 통하여 본 시스템을 검증하였다. 연소실 내의 력은 크랭크 각도로 0.1.deg.에서 1.deg.의 해상도로 분석할 수 있다.

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 1985.04a
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• pp.24-27
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• 1985

• The Journal of Korean Institute of Communications and Information Sciences
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• v.7 no.3
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• pp.125-129
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• 1982

Most A/D converters which encode baseband signals of several magahertz band width to accuracies such as 8 bits are complez and therefore expensive. This letter suggests that a simple fast digital encoder can be formed the combination of V.C.O. and digital discriminator, automatically elimnating the complex logic process of conventional fast baseband A/D converters. The techique is suitable for encoding video signals to 8bits.

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 1988.10a
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• pp.246-250
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• 1988

• Proceedings of the KIPE Conference
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• 2005.07a
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• pp.770-773
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• 2005

최근 산업 분야에 걸쳐서 고속, 고정밀도의 요구사항에 따라, 회전 모터와 볼 스크류, 벨트를 이용한 직선구동방식보다 빠르고 정확하며, 효율이 높은 직접구동 방식의 리니어모터 및 컨트롤러의 개발이 요구되고 있다. 이런 상황에 고속 연산을 수행할 수 있는 DSP(Digital Signal Processor)의 사용이 불가피하며, 기존의 칩들은 A/D변환기, PWM발생장치 등이 내장되지 않아 제어장치의 부품 수증가 및 복잡성을 피할 수 없었다. 따라서 본 논문에서는 SVPWM(Space Vector Pulse Width Modulation) 및 QEP(Quadrature Encoder Pulse) 회로와 PWM 발생기, 12bit의 고속 A/D변환기, 파워 드라이버보호회로 등을 내장한 TMS320F2812 DSP를 사용하여 반도체장비분야, 자동화분야 등에 사용되는 LBLDCM의 제어를 가능하게 만들었다. 또한, 기존의 DSP 시리즈 보다 연산속도가 고속화되어 고속연산에 의한 시간적 제한을 극복 할 수 있게 되었고, 제어에 필요한 하드웨어적인 기능들을 내장하고 있어서 주변회로가 필요 없게 되었다. 따라서 하드웨어의 간소화와 개발 시간의 단축 및 신뢰도의 향상과 모터 효율의 향상을 가져오도록 하였다. 제안된 제어장치는 제작되어, 실험을 통하여 그 타당성을 입증하였다.

• Proceedings of the KIEE Conference
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• 1987.07b
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• pp.1203-1205
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• 1987

가솔린 엔진용 전자 제어 에뮬레이션 시스템은 엔진의 운전 상태를 알려 주는 각종 센서로 감지한 정보를 A/D변환기를 통해 마이크로프로세서에 입력시키고, 이 정보를 이용하여 운전 상태를 분석한 후 엔진이 푤요로 하는 연료량, 점화시기, 배기가스의 재순환량, 공회전수 등을 전자적으로 제어하여 엔진의 최적제어를 실현시킴으로서 연료소비율 및 배기가스 중 공해물질 함량을 감소시키기 위한 장치이다.

• 전기의세계
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• v.38 no.2
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• pp.39-52
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• 1989

본고에서는 우선 미국에서의 Neural Chip에 대한 개발현황에 대해서 고찰하고자 하며, 신경 세포를 실현하는데 어려운 문제점인 신경 세포간의 연결세기를 나타내는 어려운 문제점인 신경 세포간의 연결세기를 나타내는 Synapse를 구현하는 방법과 자극과 억제에 해당하는 입력 신호를 가해주는 방법에 대해서 소개하고자 한다. 그리고 국내 대학에서 연구한 결과로서 문자 인식을 하기 위한 영상처리의 전처리 과정인 잡음제거, 세선화, 특징점 추출에 대해서 신경회로망을 이용한 Chip 설계 방법과 4-bit A/D변환기, 4-bit가산기, 5 * 5 곱셈기, 그리고 Associative Memory를 VLSI로 구현하는 방법에 대해서 소개하고자 한다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2006.11a
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• pp.318-322
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• 2006

본 연구에서는 한정된 전원으로 구동되는 센서 네트워크 환경 하에서 물체의 이동을 검출하고 예측을 통해 효과적인 추적을 가능케 함으로써 missing-rate를 최소로 하는 새로운 형태의 알고리즘을 제안하고 시뮬레이션을 통해 제안된 방법의 유용성을 입증하고자 한다. 제안된 기법에서는 물체의 이동과 관련된 센서 노드들로부터의 정보 및 이를 기반으로 센서 노드에 장착된 A/D변환기의 임계값을 적응적으로 변화시킴으로써 물체의 missing-rate를 최소화 시키고자 하였다.

• Proceedings of the KIEE Conference
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• 1991.07a
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• pp.857-860
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• 1991

This paper describes a High-Speed 8-bit Current-Mode BiCMOS A/D Converter. The characteristics of this A/D Converter are as fellows. First, as ADC is operating in current-mode we can obtain the properties of increase of converting speed, low noise, and wideband. Second, the properties of high switching speed in bipolar transistor and of high packing density, low power consumption in MOS trnsistor are combined. Finally we reduce chip area by designing it with subranging mode and improve the converting speed by performing subtraction directly, which doesn't need D/A convertings, using current switching element. This converter is composed of two 4-bit ADC, current soure array which provides signal and reference current, current comparator and encoding network.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.32 no.10C
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• pp.1019-1024
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• 2007

In this paper, the 10bit 20MHz pipelined analog-to-digital converter that is able to apply to WLAN system was modeled for ADC design. Each blocks in converter such as sample and hold amplifier(SHA), comparator, multiplyng DAC(MDAC), and digital correction logic(DCL) was modeled. The pipelined ADC with these modeled blocks takes 1/50 less time than the one of simulation using HSPICE.