• 한국정보통신학회논문지
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• 제16권3호
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• pp.565-570
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• 2012

본 논문은 LTE-Advanced 시스템을 위한 멀티채널을 선택할 수 있는 저역통과 필터를 제안한다. 제안하는 저역통과 필터는 5 MHz, 10 MHz, 그리고 40 MHz의 3가지 모드의 차단주파수를 제공하며 Active-RC 5차 Chebyshev 구조로 설계되었다. 저전력을 확보하면서 40 MHz의 높은 차단 주파수를 확보하기 위해서 부성 저항을 가지는 PMOS Cross-Connection Load를 사용한 연산증폭기를 필터에 적용하였다. 더불어 공정, 전압, 그리고 온도에 의한 각각의 차단주파수 변화에 대응할 수 있도록 각각 3-bit 제어 가능한 튜닝회로를 추가하였다. 제안하는 필터는 0.13-${\mu}m$ CMOS 공정을 사용하여 설계하였으며 1.2 V 전압에서 총 20.9 mW 전력을 소모한다.

• 한국정보통신학회논문지
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• 제9권8호
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• pp.1735-1740
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• 2005

SoC 설계에서는 많은 수의 IP 들이 하나의 칩에 집적되며 이들은 각각 서로 다른 주파수로 동작해야 가장 효율적으로 동작할 수 있다. 이러한 IP들을 연결하기 위해서는 비동기 클럭 동작 사이에 버퍼 역할을 할 수 있는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 유효 비트 방식의 비동기 FIFO를 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계와 비교 평가한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.491-494
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• 2005

본 논문에서는 RFID 시스템에서 식별영역 내에 있는 태그들을 식별하기 위하여 무기억 특성을 갖는 QT 프로토콜을 개선한 QT_rev 프로토콜을 제안한다. QT_rev 프로토콜에서는 질의 문자열이 식별코드의 처음 비트들과 일치하는 태그는 식별코드 중에서 질의 문자열을 제외한 나머지 비트들로만 응답한다. 또한 리더는 태그들의 응답 문자열 중에서 충돌이 발생한 비트 위치를 알 수 있으므로 충돌이 발생한 위치가 태그 식별코드의 마지막 비트이면 리더는 더 이상의 질의가 없이 두 개의 태그를 동시에 식별할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.820-822
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• 2005

본 논문에서는 16비트 혹은 32비트 고정 소수점 연산을 지원하는 디지털 신호처리 기능을 강화한 명령어 축소형 마이크로프로세서를 설계하였다. 설계한 마이크로프로세서는 명령어 축소형 마이크로 아키텍쳐의 표준에 따라서 범용 마이크로프로세서의 기능과 디지털 신호처리 프로세서의 기능을 함께 갖추고 있다. 산술연산기능 유닛, 디지털 신호처리 유닛, 메모리 제어 유닛으로 구성되어 있으며, 이 연산 유닛들이 병렬적으로 수행되어 디지털 신호처리 명령이나 로드/스토어 명령어의 지연된 시간을 보상할 수 있게 설계되었다. 이 연산유닛들을 병렬적으로 동작하게 함으로써 5단계 파이프라인의 구조로 고성능 마이크로프로세서를 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.154-157
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• 2004

본 논문은 무지향성 영상획득을 용이하게 하기 위해 임베디드 웹서버의 무선랜을 이용한 CMOS 영상의 무선전송시스템 구현에 관한 연구이다. 시스템은 영상획득부와 임베디드 웹서버부, 클라이언트부로 구성한다. 영상획득부는 CMOS 센서 카메라와 프래임그래버로 구성하고, 임베디드 웹서버부는 무선랜을 구현한 타겟보드로 구성 하며, 클라이언트부는 서버에서 받은 영상을 모니터링 하기 위한 PC로 구성한다. 실험결과 8bit, 320$\times$240 크기의 4:2:2(YCbCr)비율에서 12.7fps 를 얻었으며, 구현된 시스템은 약1.9Mbyte의 전송 되어 시각적으로 원활한 영상이 모니터링 되였다.

• 한국통신학회논문지
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• 제25권6B호
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• pp.1068-1073
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• 2000

본 논문에서는 고밀도 광 기록 시스템에서 런길이 제한 조건이 없는 채널 비트로 인해 발생하는 심각한 ISI와 비선형 왜곡을 극복하기 위한 방법으로 트랠리스를 바탕으로한 등화기(Trellis-Based Equalizer, TBE)와 터보 코드를 연접한 TE(Turbo Equalization)/TC(Turbo Code) 검출 방법을 제안한다. 모의 실험은 채널 밀도 S=4.6과 S=7에서 지터의 양이 15% 존재할 때 코드율을 4/5, 8/9, 16/17로 변화시켜가며 행하였다. TE/TC 구조는 비트 에러율 $10^{-5}$를 24dB이상에서 만족함을 확인할 수 있었다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2001년도 추계학술발표대회 논문집 제20권 2호
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• pp.9-12
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• 2001

본 논문에서는 유럽 통신 표준화기구인 ETSI 의 SMGll에서 채택된 GSM Full Rate(FR) 보코더 알고리wma[1]을 Teak DSP Core를 이용하여 실시간 구현하였다. GSM FR 보코더는 유럽에서 사용하는 통신 시스템인 GSM 의 full-rate Traffic Channel(TCH)의 표준 코덱[2]으로서 GSM HR, GSM EFR GSM AMR과 더불어 모뎀칩 내에 장착되는 필수적인 음성 서비스이다. 구현된 GSM FR는 13.05kbps의 비트율을 가지고 있으며, 인코더와 디코더 기능 외에 voice activity detection(VAD)[3]블록과 DTX[4]블록 등의 부가 기능도 구현되어 있다. 구현에 사용된 Teak[5]는 DSP Group 의 16bit고정 소수점 DSP core로서 최대 140MIPS 의 성능을 낼 수 있고 400bits ALU 와 두개의 MAC 이 장착되어 있어 음성 및 채널 부호화기의 실시간 처리에 최적화 되어있다. 구현된 GSM FR 은 인코더와 디코더 부분이 각각 약 235 MIPS 및 1.19MIPS 의 복잡도를 나타내며, 사용된 메모리는 프로그램 ROM 3.9K words, 데이터 ROM(table) 396 words 및 RAM 932words이다.

• 한국통신학회논문지
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• 제38A권9호
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• pp.792-797
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• 2013

본 논문에서는 강한 광대역정규잡음 환경에서 송신한 확산신호와 수신기에서 발생한 확산신호의 동기에 따른 2비트 비균등 양자화기의 변환손실을 (conversion loss) 분석하고, 이를 통해 변환손실이 최소인 2비트 비균등 양자화기의 출력은 ${\pm}1$, ${\pm}2$이고, 양자화 간격은 재밍 대 신호 전력비로 근사화할 수 있음을 보인다.

• 인터넷정보학회논문지
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• 제3권5호
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• pp.9-17
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• 2002

본 논문에서 설계한 CSIX 모듈은 ATM, IP, MPLS, Ethernet과 같은 데이터 통신의 응용을 위해 트래픽 매니저와 스위칭 패브릭 사이의 표준화된 인터페이스 규격인 CSIX-L1(Common Swithch Interface-Level1)을 따른다. 이 모듈은 전달하고자 하는 데이터를 CSIX 정보 유닛인 CFrame으로 생성하고 수신측에서는 수신한 CFrame에서 데이터를 추출하는데 사용된다. CSIX 모듈은32, 64, 96, 128-bit interface를 지원하며, 가변길이의 CFrame 및 Idle CFrame을 생성하고, Padding byte를 생성하며, Vertical parity를 지원한다. Xilinx ISE 4.1i를 사용하여 전체적인 작업이 이루어 졌으며, 설계된 모듈에 대한 테스트를 수행한 후, Xilinx FPGA XCV1000EHQ240C 칩에 다운로드하여 기능을 검증하였다. 합성된 CSIX모듈은 27MHz에서 동작한다.

• 한국통신학회논문지
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• 제32권9A호
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• pp.931-939
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• 2007

본 논문은 SMDL (Sogang Machine Description Language)을 이용한 DSP 프로세서용 인스트럭션 셋 시뮬레이터 자동 생성기 시스템의 설계에 관해 기술한다. SMDL은 DSP 어플리케이션에 최적화된 아키텍처를 포함한 임베디드 코어의 효율적 기술을 위한 머신 기술 언어로서, 구현된 인스트럭션 셋 시뮬레이터 자동 생성 시스템은 타겟 ASIP의 SMDL 기술을 입력으로 하여 인스트럭션들의 파이프라인 스테이지 별 행위 정보를 분석한 후 cycle-accurate 인스트럭션 셋 시뮬레이터를 C++ 파일로 자동 생성한다. 구현된 자동 생성 시스템의 검증을 위해 ARM9E-S, ADSP-TS20x와 TMS320C2x 아키텍처들을 SMDL로 기술하여 시뮬레이터들을 자동 생성하였으며, 생성된 시뮬레이터들을 이용하여 $4{\times}4$ 매트릭스 곱셈, 16비트 IIR 필터, 32비트 곱셈, 그리고 FFT에 연산에 대한 시뮬레이션을 수행하였다. 결과 생성된 시뮬레이터의 정확한 동작을 확인하였다.