• 대한전자공학회논문지SD
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• 제45권4호
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• pp.43-48
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• 2008

본 논문은 기존의 8B/10B 코딩테이블을 축소하여 단순화 방법에 의한 8B/10B 인코더 설계를 제안하였다. 제안하는 방법은 기존의 코딩 테이블을 덧셈기를 이용하여 축소하고 디스패리티 제어 블록의 알고리즘을 수정하였다. 제안한 인코더를 로직 시뮬레이션 및 로직 합성을 진행하여 Magna CMOS $0.18{\mu}m$ 공정에서 최대 동작 속도는 343MHz와 칩 면적 $1886{\mu}m^2$의 결과를 얻을 수 있었다.

• 한국통신학회논문지
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• 제29권1A호
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• pp.93-98
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• 2004

직렬 ATA(Advanced Technology Attachment) 인터페이스는 비교적 저렴하고 성능이 우수하며. 현재 고속의 데이터 전송과 처리량을 요구하는 수요에 적합한 기술이다. 본 논문에서는 직렬 ATA의 링크층에서 오류 감지와 직류 balance를 위한 동작 주파수 150MHz에서의 Bb/10b 인코더 및 디코더의 설계 및 구현 방법과 제작된 칩의 테스트를 위한 테스트 보드 및 테스트 방법을 제시하였다. 제안된 인코더 및 디코더는 각각 5b/6b 과 3b/4b으로 나뉘어서 인코딩 되도록 설계하였으며, Top-Down 설계 방식을 사용하여 Verilog HDL로 기술하고. Synopsys로 합성된 넷리스트로 게이트 수준의 동작을 확인하였다 제작된 칩은 삼성 $0.35{\mu}m$ CMOS 표준 셀 라이브러리를 이용하였고. 칩 면적은 1.5mm * 1.5mm 이며. 전원 전압은 3.3V를 사용하였다. 테스트 보드 및 FPGA를 통하여 생성된 입력 테스트 벡터를 이용하여 100MHz로 정상 동작 검증을 테스트하였고, ATS2 테스트 장비를 이용하여 100MHz 동작 검증을 하였다. 본 논문에서 제안된 Bb/10b 인코더 및 디코더 블록은 고속의 데이터 통신을 위한 IP로써 활용 가능하다.

• 음성과학
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• 제10권3호
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• pp.241-250
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• 2003

In this paper, we implemented the vocoder of variable rate by applying the SOLA-B algorithm to the G.729A to the TMS320C5416 in real-time. This method using the SOLA-B algorithm is that it is reduced the duration of the speech in encoding and is played at the speed of normal by extending the duration of the speech in decoding. But the method applied to the existed G.729A and SOLA-B algorithm is caused the loss of speech quality in G.729A which is not reflected about length variation of speech. Therefore the proposed method is encoded according as it is modified the structure of LSP quantization table about the length of speech is reduced by using the SOLA-B algorithm. The vocoder of variable rate by applying the G.729A and SOLA-B algorithm is represented the maximum complexity of 10.2MIPS about encoder and 2.8MIPS about decoder in 8kbps transmission rate. Also it is evaluated 17.3MIPS about encoder, 9.9MIPS about decoder in 6kbps and 18.5MIPS about encoder, 11.1MIPS about decoder in 4kbps according to the transmission rate. The used memory is about program ROM 9.7kwords, table ROM 4.69kwords, RAM 5.2kwords. The waveform of output is showed by the result of C simulator and Bit Exact. Also, the result of MOS test for evaluation of speech quality of the vocoder of variable rate which is implemented in real-time, it is estimated about 3.68 in 4kbps.

• 대한전자공학회논문지SP
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• 제40권6호
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• pp.84-89
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• 2003

본 논문에서는 8kbps의 전송율을 가진 ITU-T C.729A 보코더에 Henja가 제안한 SOLA-B (Synchronized Overlap Add) 알고리즘을 적용하여 가변 전송율의 보코더를 TMS320C5416에 실시간 구현하였다. 이 방법은 부호화 시 SOLA-B 알고리즘을 이용하여 음성의 속도를 빠르게 해주고, 복호화 시 다시 SOLA-B 알고리즘을 이용하여 음성의 속도를 느리게 해줌으로써 정상속도의 음성을 재생시켜준다. 이때 SOLA-B 알고리즘의 계산량을 줄이기 위해 상호 상관 함수가 수행되는 샘플의 간격을 3 샘플씩 건너뛰면서 처리하였다. 실시간 구현된 G.729A 와 SOLA-B 알고리즘의 보코더는 8kbps 전송율일 때 인코더는 10.2MIPS이고 디코더에서는 2.8%MIPS의 최대 복잡도를 나타내었다. 그리고 6kbps 전송율일 때 인코더 18.3MIPS이고 디코더는 13.1MIPS의 최대 복잡도를 나타내었으며, 4kbps 전송율일 때 인코더 18.5MIPS이고 디코더에서 13.1MIPS의 최대 복잡도를 나타내었다. 사용된 메모리는 program ROM 9.7kwords, table ROM 4.5kwords, RAM 5.1kwords 정도이다. 출력된 파형은 C simulator와 Bit Exact 한 출력 결과를 보여주었다. 또한, 실시간 구현된 가변 전송율 보코더의 음질 평가를 위해 MOS 테스트를 수행한 결과 4kbp의 전송율에서 MOS값이 3.69정도로 측정되었다.

• 한국통신학회논문지
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• 제19권11호
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• pp.2147-2159
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• 1994

본 논문에서는 Feedforward형 Trellis 부호기를 사용하여, 신호좌표를 최적화한 DS/SSMA 시스템을 제안하고, AWGN 채널에서 비트오율을 유도하였다. 2-상태와 4-상태에서, Trellis 부호화된 4 PSK(부호율 1/2), 8-PSK(부호율 2/3)를 선정하여, 신호좌표를 최적화하지 않고 Feedback형 Trellis 부호기를 사용한 Boudreau의 시스템과 비교하였다. TCM의 해석은 일반화된 전달함수 방법을 이용하였으며, 다중간섭신호의 해석에는 n차의 모멘트를 구하여 계산하는 모멘트 방법을 사용하였다. 분석한 결과, 제안된 시스템의 성능을 Boudreau의 시스템보다 항상 우수하였다. 비트 오율이 Pn=10 일때 AWGN 채널에서 $0.2dB\sim2.4dB$ 정도의 성능개선을 보였다.

• 전기전자학회논문지
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• 제17권3호
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• pp.275-283
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• 2013

본 논문에서는 8bit 10Ms/s CMOS Folding and Interpolation ADC를 제안한다. 회로에 사용한 구조는 FR(Folding Rate)이 3, NFB(Number of Folding Block)가 4, IR(Interpolation rate)이 8이며, 제안된 전치 증폭기(Preamplifier) 공유 기법을 회로에 사용하여 같은 구조에서 요구하는 전치 증폭기 수를 절반으로 줄여서 전력소모와 유효면적을 줄이도록 설계하였다. 제안된 ADC는 0.35[um] CMOS 디지털 공정을 사용하여 제작하였고, 유효칩 면적은 3.8[$mm^2$] ($1.8[mm]{\times}2.11[mm]$) 이고, 3.3[V], 샘플링 주파수 10[MHz]에서 20[mA]의 DC 전류소모를 나타내었다. INL은 -0.57, +0.61 [LSB], DNL은 -0.4, +0.51 [LSB]으로 측정되었고, 주파수 100[kHz] 정현파 입력신호에서 SFDR은 48.9[dB], SNDR은 47.9[dB](ENOB 7.6b)로 측정되었다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.13-20
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• 2008

본 논문에서는 1.8YV 12-bit 10MSPS CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC 는 12-bit의 고해상도를 구현하기 위해 even folding 기법을 이용한 Folding/Interpolation 구조로 설계하였다. ADC의 전체 구조는 2단으로 구성된 Folding/Interpolation 구조로써, 각각의 folding rate (FR)은 8을 적용하였고, interpolation rate (IR)은 $1^{st}$ stage 에서 8, $2^{nd}$ stage 에서 16을 적용하여 설계함으로써 고해상도를 만족시키기 위한 최적의 구조를 제안하였다. 또한 SNR 을 향상시키기 위하여 Folding/Interpolation 구조 자체를 cascaded 형태로 설계하였으며, distributed track and hold를 사용하였다. 제안하는 ADC는 $0.18{\mu}m$ 1-poly 4-metal n-well CMOS 공정을 사용하여 제작되었다. 시제품 ADC 는 측정결과 10MSPS 의 변환속도에서 약 46dB의 SNDR 성능특성을 보이며, 유효 칩 면적은 $2000{\mu}m{\times}1100{\mu}m$의 면적을 갖는다.

• 한국통신학회논문지
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• 제21권8호
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• pp.1976-1988
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• 1996

본 논문은 디지털 CATV의 고속 모뎀의 부호화 변조 방식으로서 32VSB 신호를 이용한 트렐리스 부호화 변조(TCM, trellis coded modulation)방식을 다룬다. 일차원 신호 체계를 이용한 부호율 4/5의 32VSB 신호의 최적 TCM 부호기를 설계하여 기존의 16VSB 비하여 0.97~4.38dB의 부호이득(coding gain)을 얻었다. 또한 이차원 신호체계를 이용하여 16VSB에 대한 전송 전력 이득(0.6~2.26dB)뿐 아니라 전송 속도이득(12.5%)을 갖는 부호률 9/10의 TCM부호기와 전송 속도 면에서는 16VSB와 같고 16상태(states) 이상에서는 앞에서 거론한 일차원 TCM보다 높은 부호 이득을 갖는 부호화기를 설계하였다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1513-1526
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• 2009

스케일러블 부호화(SVC, Scalable Video Coding) 기법은 다양한 예측 부호기 법을 통하여 정보의 중복성을 제거함으로써 부호화 효율을 개선시킬 수 있으나 매우 많은 계산량을 요구하는 문제점이 있다. 기존의 지상파-DMB (Terrestrial-DMB)의 화질을 개선한 고품질 지상파-DMB (Advanced Terrestrial-DMB) 서비스의 표준화와 상업화를 촉진하기 위해서는 이 문제를 반드시 극복할 필요성이 있다. 이를 위해 먼저, 본 논문에서는 기존의 고정 비트율 제어 기법을 개선한 통합 제어 기법을 제안한다. 모의실험을 통하여 제안한 비트율 제어방식은 기존의 제어 방식에 비해 최대 0.3dB까지 성능 개선을 이룰 수 있음을 보인다. 또한, 제안된 통합 제어 기법에 기초하여, 계층간의 부호화모드와 양자화 파라미터의 통계적 특성을 이용하여 부호화 효율을 우수하게 유지하면서 계산량을 줄일 수 있는 방안을 제안한다. 모의실험을 통하여 제안한 방식은 화질 변화가 거의 초래되지 않는 대신에 계산량은 기존의 방식에 비해 최대 12%까지 줄일 수 있음을 보인다.

• ETRI Journal
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• 제31권6호
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• pp.784-794
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• 2009

We present a full HD (1080p) H.264/AVC High Profile hardware encoder based on fast motion estimation (ME). Most processing cycles are occupied with ME and use external memory access to fetch samples, which degrades the performance of the encoder. A novel approach to fast ME which uses shared multibank memory can solve these problems. The proposed pixel subsampling ME algorithm is suitable for fast motion vector searches for high-quality resolution images. The proposed algorithm achieves an 87.5% reduction of computational complexity compared with the full search algorithm in the JM reference software, while sustaining the video quality without any conspicuous PSNR loss. The usage amount of shared multibank memory between the coarse ME and fine ME blocks is 93.6%, which saves external memory access cycles and speeds up ME. It is feasible to perform the algorithm at a 270 MHz clock speed for 30 frame/s real-time full HD encoding. Its total gate count is 872k, and internal SRAM size is 41.8 kB.