• 한국정보통신학회논문지
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• 제5권4호
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• pp.653-660
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• 2001

본 논문에서는 주파수합성기에서 가장 큰 잡음원인 VCO 및 각 단에서 발생하는 위상잡음 의 offset주파수에 따른 변화를 예측하기 위해 2303.15MHz의 주파수합성기를 설계하고 Lascari의 예측방법 을 이용하여 모델링 하였다. 또한, VCO에서 발생되는 여러 중첩 형태로 된 위상잡음중 저주파대역에서 문제가 되는 1/f noise를 3차 시스템에서 분석하였다. 3차 시스템에서는 해석이 복잡하므로 수학적인 분석을 통하여 1/f noise를 예측한다는 것이 어렵지만 pseudo-damping factor의 도입으로 3차 시스템에서의 1/f noise variance의 해석이 용이 하도록 시도하였고 이를 2차 시스템과 비교.분석하였다. 그 결과, tcxo의 경우 위상잡음이 루프 통과 전 10 kHz offset 주파수에서 -160dBc/Hz, 루프 통과 후 -162.6705dBc/Hz, 100 kHz offset 주파수에서 -180dBc/Hz, 루프 통과 후 -560dBc/Hz로 VCO의 위상잡음에 비해 offset주파수에 따라 루프 통과 후 급격히 감쇠 됨을 알 수 있었다. 2차와 3차 시스템에서의 잡음대역폭과 그 variance factor를 연관하여 3차 시스템에서 의 variance가 2차 시스템의 variance보다 크게 발생함을 알 수 있었다.

• 반도체디스플레이기술학회지
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• 제3권4호
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• pp.19-27
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• 2004

The characteristic evaluation of A/D converter is to measure the linearity of the converter. The evaluation of the linearity is to measure the DNL, INL, gain error and offset error in the various test parameters of A/D converter. Generally, DNL and INL are to be measured by the Histogram Test Algorithm in the DSP-based ATE environment. And gain error and offset error are to be measured by the calculation equation of the measuring algorithm. It is to propose the new Concurrent Histogram Test Algorithm for the test of the housekeeping A/D converter used in the CDMA cellular phone. Using the proposed method, it is to measure the DNL, INL, gain error and offset error concurrently and to show the measured results.

• 전자공학회논문지C
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• 제36C권9호
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• pp.13-19
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• 1999

본 논문에서는 1mW의 낮은 전력소모를 갖는 8-bit 100KSPS CMOS A/D 변환기를 설계, 제작하였다. Cyclic 구조를 갖는 A/D 변환기에서 발생하는 연산증폭기의 시스템적인 offset 전압을 효과적으로 감소시키기 위해, 새로운 시스템적인 offset 전압 제거 기술을 제안하였다. 또한 기존 Gain 증폭기에서 발생하는 오차를 감소시키기 위해 완전 차동 구조의 Gain 증폭기를 설계하였다. 제안된 A/D 변환기는 $0.6{\mu}m$ single-poly triple-metal n-well CMOS 공정을 사용하여 제작되었으며, +3V 단일 공급전압에서 DNL과 INL은 ${\pm}1LSB$ 이내로 측정되었고, 100KHz의 샘플링 주파수에서 43dB의 SNR를 갖는다. 측정된 최대전력소모는 $980{\mu}W$로 나타났다.

• 한국전자파학회논문지
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• 제23권11호
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• pp.1280-1287
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• 2012

3.2~6.5 GHz 광대역 특성을 갖는 YTO(YIG Tuned Oscillator) 모듈을 설계 및 제작하였다. 위상 잡음 특성을 개선하기 위해 샘플링 믹서를 이용한 offset PLL(Phase Locked Loop) 구조로 설계하였다. 이 방식은 샘플링 믹서, 위상 비교기, 루프 필터, 전류 드라이버 회로, YTO로 구성된다. 측정 결과, 4.5 GHz에서 위상 잡음은 수식으로 도출한 값과 유사한 10 kHz offset 주파수에서 -100 dBc/Hz를 얻었다. 제작된 YTO 모듈의 위상 잡음은 동작 주파수 대역에서 기존 PLL 구조에 비해 10 dB 이상 우수함을 확인하였다.

• 한국통신학회논문지
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• 제34권4C호
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• pp.446-452
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• 2009

OFDM 시스템은 전송단자 수신단의 오실레이터의 불일치로 인해 발생하는 주파수 오프셋의 영향에 민감하다는 단점이 있다. 또한 주파수 오프셋은 ICI(Inter Carrier Interference) 문제를 발생시키고 부반송파 사이에 직교성을 왜곡한다. 본 논문에서는 ICI 영향을 분석하고, 기존의 SC 기법을 응용하여 새로운 알고리즘을 제안한다. 제안된 기법의 BER(Bit Error Rate)과 신호 품질을 결정짓는 CR(Carrier to Interference Ratio)을 분석하기 위하여 MATLAB 프로그램을 사용한다. 모의실험 결과, 주파수 오프셋이 0.3과 0.5 일 때 $10^{-3}$의 BER에서 BPSK 변조는 0.5dB, 1dB 이상, QPSK 변조는 1.6dB, 1.5dB 이상의 SNR 성능 향상을 보이며, CIR 성능도 최대 15dB 이상 향상 되었다. 결과적으로 제안한 기법이 기존의 기법보다 시스템 성능 향상에 효과적이다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.87-90
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• 2003

In this paper, A feedforward linear power amplifier is analyzed for imperfect signal cancellation and negative feedback for basestaion of IMT2000 band. the distortion generatied by the error amplifier is reduced using an imperfect signal cancellation for a 1-carrier WCDMA source by 4.3dB at 2.5MHz offset and 6dB at 5MHz offset of IMSR(intermodulation signal power ratio) compared to a perfect signal cancellation system. additionally, An imperfect signal cancellation using negative feedback improved 1.3dB and 8.2dB at 2.5MHz and 5MHz offset of IMSR compared to an imperfect signal cancellation.

• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.189-196
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• 2015

In this paper, we present a rotating auto-zeroing offset cancellation technique, which can improve the performance of touch screen sensing circuits. Our target touch screen detection method employs multiple continuous sine waves to achieve a high speed for large touch screens. While conventional auto-zeroing schemes cannot handle such continuous signals properly, the proposed scheme does not suffer from switching noise and provides effective offset cancellation for continuous signals. Experimental results show that the proposed technique improves the signal-to-noise ratio by 14 dB compared to a conventional offset cancellation scheme. For the realistic simulation results, we used Cadence SPECTRE with an accurate TSP model and noise source. We also applied an asymmetric device size (10% MOS size mismatch) to the OP Amp design in order to measure the effectiveness of offset cancellation. We implemented the proposed circuit as part of a touch screen controller system-on-chip by using a Magnachip/SK Hynix 0.18-µm complementary metal-oxide semiconductor (CMOS) process.

• 한국정보통신학회논문지
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• 제17권3호
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• pp.685-690
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• 2013

본 논문에서는 IEEE 802.15.4g MR-OFDM SUN 시스템에 적용 가능한 4개의 멀티채널 대역폭 및 최대 84 dB 전압이득을 제공할 수 있는 기저대역 수신기를 제안한다. 제안하는 기저대역 수신기는 연산증폭기를 이용한 저항 부궤환 구조의 가변 이득 증폭기 2개와 한 개의 Active-RC 5차 Chebyshev필터, 그리고 한 개의 DC-offset 제거회로로 구성된다. 제안하는 기저대역 수신기는 100 kHz, 200 kHz, 400 kHz, 그리고 600 kHz의 1 dB 다중 채널 차단 주파수를 지원하며, +7 dB에서 +84 dB까지 1 dB 단계로 전압 이득을 제공한다. 또한 제안하는 기저대역 수신기는 DC-offset 제거 회로를 사용함으로써 직접 변환 수신기 구조에서 발생되는 DC-offset 문제를 회피하였다. 모의실험 결과 제안하는 수신기는 최대 차동 신호 $1.5V_{pp}$의 입력 신호를 받아들일 수 있으며, 5 kHz와 500 kHz에서 42 dB, 37.6 dB 노이즈 지수를 각각 제공한다. 제안하는 I/Q기저대역 수신기는 $0.18-{\mu}m$ CMOS 공정으로 설계되었으며, 1.8 V의 전압으로 부터 총 17 mW 전력을 소모한다.

• 한국전자파학회논문지
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• 제16권2호
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• pp.144-148
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• 2005

본 논문은 $CMOS\;0.18\;{\mu}m$ 고정을 이용한 MB-OFDM UWB용 VGA를 설계하였다. 제 안된 VGA는 $-6\~45dB$의 가변이득 조정이 가능하고 3 dB Bandwidth는 필요 성능인 264 MHz를 만족하였다. 2단 연속 구조인 증폭부와 DC 성분을 제거하는 DC offset canceller로 구성되어 있고 1.8 V 바이어스에 4 mA 소비 전류를 만족하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권2호
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• pp.67-75
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• 2007

To improve low sense margin at low voltage, we propose a negatively driven sensing (NDS) scheme and to solve the problem of WL-to-BL short leakage fail, a variable bitline reference scheme with free-level precharged bitline (FLPB) scheme is adopted. The influence of the threshold voltage offset of NMOS and PMOS transistors in a latch type sense amplifier is very important factor these days. From evaluating the sense amplifier offset voltage distribution of NMOS and PMOS, it is well known that PMOS has larger distribution in threshold voltage variation than that of NMOS. The negatively-driven sensing (NDS) scheme enhances the NMOS amplifying ability. The offset voltage distribution is overcome by NMOS activation with NDS scheme first and PMOS activation followed by time delay. The sense amplifier takes a negative voltage during the sensing and amplifying period. The negative voltage of NDS scheme is about -0.3V to -0.6V. The performance of the NDS scheme for DRAM at the gigabit level has been verified through its realization on 1-Gb DDR2 DRAM chip.