• Journal of information and communication convergence engineering
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• 제6권3호
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• pp.289-293
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• 2008

In this paper, we propose the hardware architecture to accelerate 2D Vector graphics process for mobile devices. we propose the Transformation Unit Architecture that considerates the operation dependency. It has 3 cycles excution time and uses 2 multipliers and 2 adders. Proposed paint generation unit uses a LUT method, so it does not execute color interpolation which needs to be calculated every time. The proposed OpenVG 1.0 Accelerator achieved a 2.85 times faster performance in a tiger model.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.357-360
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• 2002

This paper is proposed about an efficient pipelined architecture for 3D graphics accelerator to reduce Cache miss ratio. Because cache miss takes a considerable time, about 20∼30 cycle, we reduce cache miss ratio to use pre-fetch. As a result of simulation, we figure out that the miss ratio of cache depends on the size of tile, cache memory and auxiliary cache memory. We can save 6.6% cache miss ratio maximumly.

• 한국게임학회 논문지
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• 제6권4호
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• pp.63-70
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• 2006

본 논문에서는 모바일 3D 그래픽 가속기의 텍스쳐 데이터 메모리 지연시간을 감소하기 위해 사용하는 텍스쳐 캐쉬의 다양한 저전력 구조를 고찰하였다. 또한 텍스쳐 필터링 알고리즘에 따라서 가변적 전력 모드 전환 기준을 갖는 텍스쳐 캐쉬를 설계하였다. 각 텍스쳐 캐쉬 구조의 성능 비교 분석을 위하여 Quake 게임 엔진을 벤치마크로 사용한 트레이스 기반의 시뮬레이션을 수행하였다. 또한 저전력 텍스쳐 캐쉬 구조에 적합한 텍스쳐 필터링 알고리즘에 따라서 가변적 전력 모드 전환 기준을 갖는 알고리즘을 제안하고 시뮬레이션을 통하여 검증하였다.

• 한국인터넷방송통신학회논문지
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• 제10권5호
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• pp.97-103
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• 2010

2차원 그래픽을 3차원 그래픽으로 변환하기 위한 삼차원 그래픽 알고리즘들은 복잡하고 다양한 기법의 사용으로 인하여 대규모의 반복 연산이 요구되고, 이로 인하여 실시간 삼차원 그래픽의 처리가 어려운 경우가 많다. 본 논문은 삼차원 그래픽 처리와 관련된 여러 가지 알고리즘 중에서 Phong Shading 알고리즘의 병렬처리 방법과 고속 하드웨어 처리를 위한 삼차원 그래픽 가속기에 관한 것으로, Park's 다중접근 기억장치와 다수의 연산기로 구성된 SIMD처리기를 사용한 삼차원 그래픽 가속기 구조를 제안하고 있으며, 제안된 가속기 구조를 HDL을 사용한 시뮬레이션을 통해 본 논문에서 제안된 삼차원 그래픽 가속기에 의해 복잡한 알고리즘을 갖은 어떠한 삼차원 그래픽 알고리즘도 병렬 처리 알고리즘을 적용하여 SIMD 가속기에 의한 실시간 처리가 가능함을 보였다.

• 한국게임학회 논문지
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• 제4권3호
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• pp.65-70
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• 2004

모바일 기기에 대한 다양한 멀티미디어 기능의 요구로 입체감을 제공하는 3차원 그래픽 가속기의 구현이 절실한 상황이다. 하지만 다양한 멀티미디어 기능을 가져야 하는 최근의 휴대폰의 경향과 상대적으로 발전이 더딘 배터리의 문제를 생각할 때 3차원 그래픽 가속기의 저전력화는 필수적이라고 할 수 있다. 이에 본 논문에서는 내장형 3차원 그래픽 가속기 각 내부모듈별 전력소비를 측정하고 이를 내부 그래픽 처리과정과 함께 분석하였다.

• Journal of information and communication convergence engineering
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• 제6권3호
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• pp.285-288
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• 2008

Most of multimedia processors for 2D/3D graphics acceleration use a lot of integer/floating point arithmetic units. We present a new architecture with an efficient ALU, built in a smaller chip size. It reduces instruction cycles significantly based on a foundation of multi-thread operation, variable length instruction words, dual phase operation, and phase instruction's coordination. We can decrease the number of instruction cycles up to 50%, and can achieve twice better performance.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.59-70
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• 2007

본 논문에서는 휴대 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC(System on a Chip) 구현을 위해 효과적인 T&L(Transform & Lighting) Processor 구조를 연구하였다. T&L 과정에 필요한 IP들을 설계하였으며, 이를 바탕으로 SoC Platform 기반으로 검증하였다. 설계된 T&L Processor는 24 bits 부동소수점 형식과 16 bits 고정소수점 형식을 적절하게 혼용하고 계산식의 병렬성을 최대한 활용하여 Transform 과정 연산과 Lighting 과정 연산의 지연시간을 균일하게 배분하여 Transform 과정만 처리할 때와 Lighting과 혼용으로 처리할 때 연산 속도의 차이가 없이 동작이 가능하다. 설계된 T&L Processor는 SoC 플랫폼을 이용하여 성능 측정 실험 및 검증을 하였고, Xilinx-Virtex4 FPGA에서 80 MHz의 동작 주파수를 확인하였고 초당 20M개의 정점(Vertex) 처리 성능을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.917-920
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• 2005

This paper presents 3D graphics geometry processor for mobile applications. Geometry stage needs to cope with the large amount of computation. Geometry stage consists of transformation process and lighting process. To deal with computation in geometry stage, the vector processor that is based on pipeline chaining is proposed. The performance of proposed 3D graphics geometry processor is up to 4.3M vertex/sec at 100 MHz. Also, the designed processor is compliant with OpenGL ES that is widely used for standard API of embedded system. The proposed structure can be efficiently used in 3D graphics accelerator for mobile applications.

• 한국멀티미디어학회논문지
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• 제11권6호
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• pp.816-827
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• 2008

In this paper, two-stage pipelined floating-point arithmetic unit (FP-AU) is designed. The FP-AU processor supports seventeen operations to apply 3D graphics processor and has area-efficient and low-latency architecture that makes use of modified dual-path computation scheme, new normalization circuit, and modified compound adder based on flagged prefix adder. The FP-AU has about 4-ns delay time at logic synthesis condition using $0.18{\mu}m$ CMOS standard cell library and consists of about 5,930 gates. Because it has 250 MFLOPS execution rate and supports saturated arithmetic including a number of graphics-oriented operations, it is applicable to mobile 3D graphics accelerator efficiently.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.57-64
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• 2007

본 논문에서는 모바일 3D 그래픽 가속기의 저전력 텍스쳐 캐쉬 구조를 제안하였다. 모바일 3D 그래픽 가속기는 동작모드에서 대규모 메모리 접근이 필요한 텍스쳐 매핑의 메모리 지연시간을 감소하고 대기모드에서 누설 전력소비를 줄이는 것이 매우 중요하다. 제안하는 텍스쳐 캐쉬 구조는 응용 프로그램의 텍스쳐 필터링 알고리즘에 따라서 가변적인 전력 모드 전환 기준으로 동작하여 누설전력을 줄이고 동작시간의 이득을 얻는다. 제안한 구조의 성능 검증을 위하여 트레이스 기반 텍스쳐 캐쉬 시뮬레이션을 수행하여 누설전력과 수행시간을 모두 고려한 성능 척도에서 이전 연구인 MSA 캐쉬보다 최대 7%의 성능 이득을 얻었다.