• 전자공학회논문지CI
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• 제48권1호
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• pp.90-100
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• 2011

본 연구에서는 연산 부하가 매우 큰 Bio-FET 시뮬레이션을 위해 낮은 비용으로 대규모 병렬처리 환경 구축이 가능한 최신 그래픽 프로세서(GPU)를 이용해서 선형 방정식 해법을 수행하기 위한 병렬 Bi-CG(Bi-Conjugate Gradient) 방식을 제안한다. 제안하는 병렬 방식에서는 반도체 소자 시뮬레이션, 전산유체역학(CFD), 열전달 시뮬레이션 등을 포함한 다양한 분야에서 많은 연산량이 집중되어 전체 시뮬레이션에 필요한 시간을 증가시키는 포아송(Poisson) 방정식의 해를 병렬 방식으로 구한다. 그 결과, 이 논문의 테스트에서 사용된 FDM 3차원 문제 공간에서 단일 CPU 대비 연산 속도가 최대 30 배 이상 증가했다. 실제 구현은 NVIDIA의 태슬라 아키텍처(Tesla Architecture) 기반 GPU에서 범용 목적으로 병렬 프로그래밍이 가능한 NVIDIA사의 CUDA(Compute Unified Device Architecture) 환경에서 수행되었으며 기존 연구가 주로 32 비트 정밀도(single floating point) 실수 범위에서 수행된 것과는 달리 본 연구는 64 비트 정밀도(double floating point) 실수 범위로 수행되어 Bi-CG 해법의 수렴성을 개선했다. 특히, CUDA는 비교적 코딩이 쉬운 반면, 최적화가 어려운 특성이 있어 본 논문에서는 제안하는 Bi-CG 해법에서의 최적화 방향도 논의한다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.1-7
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• 2006

이상적인(ideal) 이중-게이트(double-gate) 벌크(bulk) FinFET의 3차원(3-D) 시뮬레이션을 수행하여 전기적 특성들을 분석하였다. 3차원 시뮬레이터를 이용하여, 게이트 길이($L_g$)와 높이($H_g$), 핀 바디(fin body)의 도핑농도($N_b$)를 변화시키면서 소스/드레인 접합 깊이($X_{jSDE}$)에 따른 문턱전압($V_{th}$), 문턱전압 변화량(${\Delta}V_{th}$), DIBL(drain induced barrier lowering), SS(subthreshold swing)의 특성들을 살펴보았다. 게이트 높이가 35 nm인 소자에서 소스/드레인 접합 깊이(25 nm, 35 nm, 45 nm) 변화에 따라, 각각의 문턱전압을 기준으로 게이트 높이가 $30nm{\sim}45nm$로 변화 될 때, 문턱전압변화량은 20 mV 이하로 그 변화량이 매우 적음을 알 수 있었다. 낮은 핀 바디 도핑농도($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$)에서, 소스/드레인 접합 깊이가 게이트전극보다 깊어질수록 DIBL과 SS는 급격히 나빠지는 것을 볼 수 있었고. 이러한 특성저하들은 $H_g$ 아래의 ${\sim}10nm$ 위치에 국소(local) 도핑을 함으로써 개선시킬 수 있었다. 또한 local 도핑으로 소스/드레인 접합 깊이가 얕아질수록 문턱전압이 떨어지는 것을 개선시킬 수 있었다.

• 전기전자학회논문지
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• 제21권3호
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• pp.284-287
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• 2017

본 연구에서는 3차원 소자 시뮬레이션을 통하여 단일 게이트 피드백 전계효과 트랜지스터의 전기적 특성과 채널 길이에 따른 메모리 윈도우 특성 변화를 확인하였다. 소자의 채널 길이는 50 nm에서 100 nm까지 변화시켜가며 시뮬레이션을 수행하였다. 시뮬레이션 결과 0에 가까운 문턱전압이하 기울기(< 1 mV/dec)와 ${\sim}1.27{\times}10^{10}$의 $I_{on}/I_{off}$ 비율을 얻었다. 또한 메모리 윈도우를 확인한 결과 채널 길이 50 nm의 소자는 0.31 V의 메모리 윈도우가 생성되었으나 채널 길이 100 nm의 소자는 메모리 윈도우가 생성되지 않았다.

• 한국유변학회:학술대회논문집
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• 한국유변학회 2006년도 춘계 학술발표회 논문집
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• pp.81-84
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• 2006

Slot coating process, in continuous and patch modes, has been applied for the many precise coating products, e.g., flat panel displays and second batteries. However, manufacturing uniform coating products is not a trivial task at high-speed operations because various flow instabilities or defects such as leaking, bubbles, ribbing, and rivulets are frequently observed in this process. It is no wonder, therefore, that many efforts to understand the various aspects of dynamics and coating windows of this process have been made both in academia and industry. In this study, as the first topic, flow dynamics within the coating bead in slot coating process has been investigated using the one-dimensional viscocapillary model by lubrication approximation and two-dimensional model by Flow-3D software. Especially, operability windows in both 1D and 2D cases with various slot die lip designs have been successfully portrayed. Also, effects of process conditions like viscosity and coating gap size on slot coating window have been analyzed. Also, some experiments to find minimum coating thickness and coating windows have been conducted using slot die coater implemented with flow visualization device, corroborating the numerical results. As the second topic, flow dynamics of both Newtonian and Non-Newtonian fluids in patch or pattern slot coating process, which is employed in manufacturing IT products such as secondary batteries, has been investigated for the purpose of optimal process designs. As a matter of fact, the flow control in this system is more difficult than in continuous case because od its transient or time-dependent nature. The internal die and die lip designs for patterned uniform coating products have been obtained by controlling flow behaviors of coating liquids issuing from slot. Numerical simulations have been performed using Fluent and Flow-3D packages. Flow behavior and pressure distribution inside the slot die has been compared with various die internal shapes and geometries. In the coating bead region, efforts to reduce irregular coating defects in head and tail parts of one patterned coating unit have been tried by changing die lip shapes. It has been concluded that optimal die internal design gas been developed, guaranteeing uniform velocity distribution of both Newtonian and shear thinning fluids at the die exit. And also optimal die lip design has been established, providing the longer uniform coating layer thickness within one coating unit.

• 전자공학회논문지
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• 제53권8호
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• pp.39-48
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• 2016

본 논문에서는 소스와 드레인의 구조가 육각형인 FinFET에서 구조 변수 및 핀/핑거 개수 증가에 따른 열 저항 모델을 제안한다. 소자의 크기가 감소하여 발열 효과 및 열 특성의 영향이 커졌으며, 이를 분석하기 위해 소자의 열 저항은 중요한 요소이다. 열 저항 모델은 소자에서 열이 생성되는 열원과 열이 빠져나가는 contact를 설정했으며, 도메인은 열원과 4 부분의 소스, 드레인, 게이트, 서브스트레이트 contact를 통해 나누어진다. 또 각각의 contact 열 저항 모델은 TCAD의 시뮬레이션 결과의 온도 및 열 흐름을 분석하여 해석이 용이한 형태로 세분화하였다. 도메인들은 그 구조에 따라 구조 변수를 통한 적분 및 등각 매핑 방식을 기반으로 모델링하였다. 먼저 싱글 핀으로 열 저항을 분석하여 모델링하였으며, 멀티 핀/핑거의 열 저항 모델의 정확도를 높이기 위해 채널증가에 따른 파라미터의 변화를 적용하였다. 제안한 열 저항 모델은 3D Technology CAD 시뮬레이션을 해석하여 얻은 열 저항 결과와 비교하였으며, 싱글 핀 및 멀티 핀의 전체 열 저항 모델은 3 % 이하의 오차를 얻었다. 제안한 열 저항은 핀/핑거 개수의 증가에 따른 열 저항을 예측할 수 있으며, 발열효과 및 열 특성 분석을 계산하여 회로 특성을 개선할 수 있다.

• 전자공학회논문지
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• 제52권10호
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• pp.33-46
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• 2015

본 논문에서는 ITRS(International Technology Roadmap for Semiconductors)를 따라 스케일 다운된 FinFET 소자의 디지털 및 아날로그 회로의 성능을 예측했다. 회로 성능의 정확한 예측을 위해 기생 커패시턴스와 기생 저항 모델을 개발해 3D Technology CAD 해석 결과와 비교해 오차를 2 % 미만으로 달성했다. 기생 커패시턴스 모델은 conformal mapping 방식을 기반으로 모델링 되었으며, 기생 저항 모델은 BSIM-CMG에 내장된 기생 저항 모델을 핀 확장 영역 구조 변수($L_{ext}$) 변화에 따른 기생 저항 성분 변화를 반영 할 수 있도록 개선했다. 또한, 공정 단위 변화에 대해 소자의 전압전류의 DC 특성을 반영하기 위해 BSIM-CMG 모델의 DC 피팅을 진행하는 알고리즘을 개발했다. BSIM-CMG에 내장된 기생 모델을 본 연구에서 개발한 저항과 커패시턴스 모델로 대체해 압축 모델 내부에 구현하여, SPICE 시뮬레이션을 통해 스케일 다운된 FinFET 소자의 $f_T$, $f_{MAX}$, 그리고 링 오실레이터와 공통 소스 증폭기의 기생 성분으로 인한 특성변화를 분석했다. 정확한 기생 성분 모델을 적용해 5 nm FinFET 소자까지 회로 특성을 정량적으로 제시했다. 공정 단위가 감소함에 따라 소자의 DC 특성이 개선될 뿐만 아니라 기생 성분의 영향이 감소하여, 회로 특성이 향상됨을 예측했다.

• 대한기계학회논문집B
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• 제35권11호
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• pp.1139-1145
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• 2011

기존 봉합사를 이용한 미세혈관수술의 단점을 개선한 기계식 미세혈관 문합시스템은 크게 문합링-핀 시스템 및 디바이스로 구분된다. 유한요소해석을 이용한 본 연구에서 문합링파트는 생체적합성과 사출성형 가공성이 우수한 High Density Polyethylene(HDPE)가 적용되었고, 마이크로핀은 SUS316, Ti-6Al-4Nb, Ti-6Al-4V, unalloyed titanium 이상 4가지 재료가 적용되었다. 미세혈관 문합링 마이크로핀의 fillet radius, neck length가 von Mises stress 변화에 미치는 영향을 평가하기 위해 Short Neck(SN)과 Long Neck(LN)으로 구분하고, 필렛이 존재하지 않는 경우(SN-1, LN-1)와 존재하는 경우(SN-2, SN-3, LN-2, LN-3)로 구분하였다. 필렛 유무와 형상에 대한 von Mises stress의 변화비인 Fillet Radius Rate(FRR)와 동일 필렛형상 내에서 neck 길이변화에 따른 von Mises stress의 변화비인 Neck Length Rate(NLR)의 결과를 종합해본 결과 SN-3의 마이크로핀 neck 형상이 가장 안전한 설계 형상임을 파악할 수 있었다.