• 대한전자공학회논문지TC
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• 제47권2호
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• pp.56-61
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• 2010

본 논문에서는 단일 FET와 composite right/left-handed (CRLH) 전송선을 이용하여 2.14GHz/5.2GHz 이중대역 고효율 전력 증폭기를 설계 구현하였다. 전송선로를 이용하여 초기의 정합값을 적절히 이동시켜 하나의 능동소자로 2.14GHz/5.2GHz의 이중대역에서 동작되는 전력증폭기를 설계하였다. 이중 대역에서 모든 고조파 성분을 조절하는 것은 매우 어렵기 때문에, CRLH 전송 선로를 이용하여 이중 대역에서 고효율 특성을 얻도록 오직 2차, 3차 고조파 성분만을 조절하였다. 또한, 이중 대역에서의 출력특성이 균형을 이루도록 하였다. 전력증폭기의 측정된 출력 전력은 각각 2.14 GHz에서 28.56 dBm, 5.2 GHz에서 29 dBm이다. 이 지점에서 얻은 전력 효율, PAE는 2.14 GHz에서 65.824 %, 5.2 GHz에서 69.86 %이다.

• 대한전자공학회논문지TC
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• 제45권1호
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• pp.110-114
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• 2008

본 논문에서는 단일 FET를 이용하여 2.14GHz/5.2GHz 이중대역 고효율 Class F 전력증폭기를 설계 구현하였다. 전송선로를 이용하여 초기의 정합값을 적절히 이동시켜 하나의 능동소자로 2.14GHz/5.2GHz의 이중대역에서 동작되는 전력증폭기를 설계하였으며, 2.14GHz에서 32.65dBm의 출력과 11dB의 출력이득 36%의 전력효율을, 5.2GHz에서 7dB의 출력이득의 특성을 보였다. 고조파를 제어 회로를 설계하여 증폭기의 출력단에 추가 하여 Class F로 동작하는 이중대역 전력증폭기를 설계 하였다. 이중대역 Class F 전력증폭기는 2.14GHz에서 9.9dB의 출력이득과 30dBm의 출력, 55%의 전력효율을 가졌으며, 5.2GHz에서 11.7dB의 출력이득을 갖는 특성을 보였다. 고조파 제어 회로를 이용한 이중대역 Class F 전력증폭기가 전력효율을 향상시킴을 보였다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.941-944
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• 2016

본 논문에서는 차량 충돌 방지 및 생활 감시용 근거리 레이다(Short Range Radar: SRR)를 위한 24 GHz 전력증폭기를 삼성 65-nm CMOS 공정을 이용하여 설계하였다. 제안한 회로는 2단 차동 전력증폭기로 공통소스 구조를 사용하고, 트랜스포머 구조를 사용하여 단일 대 차동변환, 임피던스 정합, 전력결합을 하였다. 측정결과, 24 GHz에서 15.5 dB의 최대 이득과 3.6 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 13.1 dBm, 입력 $P1_{dB}$는 -4.72 dBm, 출력 $P1_{dB}$는 9.78 dBm이며, 측정된 최대 전력 효율은 17.7 %이다. 본 전력증폭기는 1.2 V의 공급전원으로부터 74 mW의 DC 전력을 소모한다.

• 한국통신학회논문지
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• 제21권2호
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• pp.505-513
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• 1996

본 논문에서는 Chebyshev 응답을 갖는 이중모드 대역통과 필터를 Ku-band와 K-band에서 설계.제작하였다. 제작된 필터는 2개의 독립 직교 $TE_{113}$ 원형 공진 모드로 공진한다. 2개의 이중모드 필터는 4-pole Chebyshev함수 특성을 가지며, 각각 중심 주파수 12.5GHz, 대역폭 100MHz와 중심 주파수 19.25GHz, 대역폭 120MHz를 갖는다. 측정 실험 결과 12.5GHz 이중모드 필터는 통과 대역내에서 1.2dB의 삽입 손실과 65dB의 저지 대역 감쇠를 나타냈고 19.25GHz 필터는 1.55dB의 삽입손실과 70dB의 저지 대역 감쇠를 나타냈다. 이러한 실험 결과는 설계 사양과 잘 일치함을 알 수 있었다.

• 한국전자파학회논문지
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• 제24권4호
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• pp.403-409
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• 2013

본 논문에서는 Marchand 발룬, 트랜스포머와 주입 잠금 버퍼를 이용한 CMOS 2단 차동전력증폭기를 보여준다. 본 전력증폭기는 70 GHz 주파수 대역을 목표로 설계하였고, 65 nm 공정을 이용하여 제작하였다. 측정 결과, 71.3 GHz에서 8.5 dB의 최대 전압 이득과 7.3 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 8.2 dBm, 입력 $P_{1dB}$는 -2.8 dBm, 출력 $P_{1dB}$는 4.6 dBm이며, 최대 전력 부가 효율은 4.9 %이다. 본 전력증폭기는 1.2 V의 전원으로부터 102 mW의 DC 전력을 소모한다.

• 한국ITS학회 논문지
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• 제8권2호
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• pp.67-74
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• 2009

본 논문에서는 텔레매틱스 단말기를 위한 CPWG (Coplanar Waveguide with Ground) 급전방식의 다중대역 안테나를 설계 및 제작하였다. 제안된 안테나는 방사패치의 사각슬롯과 개방회로 스터브(open-circuited stub) 정합을 통해 반사계수 특성을 개선하였다. 또한, CPWG구조를 사용함으로써 기존 CPW의 단점인 급전선과 접지면의 간격 변화에 따른 임피던스 매칭변화를 보완하였으며 모의실험을 통해 이를 확인하였다. 제작된 안테나는 측정결과 VSWR<2 기준으로 1.4GHz ($1.43GHz{\sim}2.83GHz$, 65%)의 대역폭을 만족하고 GPS $(1.564GHz{\sim}1.585GHz)$, PCS/DCS $(1.710GHz{\sim}1.984GHz)$, WCDMA$(2.170GHz{\sim}2300GHz)$, Bluetooth/Wi-Fi/WLAN $(2.4GHE{\sim}2.483GHB)$, WiBro $(2.3GHz{\sim}2.4GHE)$, SDMB $(2.605GHz{\sim}2.655GHz)$의 각 대역에서 0.8dBi, 1.34dBi, 2.41dBi, 2.6dBi, 2.6dBi, 1.51dBi의 이득을 얻었으며, H-Plane에서 전방향성(Omni-directional) 방사패턴을 나타냈다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.856-860
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• 2007

본 논문에서는 2.65GHz 위성 DMB 대역의 마이크로스트립 안테나를 설계 및 제작하고 이 특성을 바탕으로 단말기에 응용가능한 안테나를 설계하고 제작하였다. 2.65GHz 위성 DMB 대역의 마이크로 스트립 안테나를 CST Microwave Studio 프로그램으로 설계하고 시뮬레이션 특성을 기술하였다. 그리고 마이크로스트립 안테나를 이용하여 단말기에 이용될 수 있게 안테나를 설계 제작하였으며 실제 제작된 안테나의 성능을 측정하였다. 그 결과, 실제 상용화 되고 있는 안테나와 비슷한 성능이 나타났고 안테나가 이용될 수 있는 대역도 광대역의 특성을 보였다.

• 한국전자파학회논문지
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• 제28권10호
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• pp.832-835
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• 2017

본 논문은 고속 무선 데이터 통신을 위한 V-band 차동 저잡음 증폭기를 65-nm CMOS 공정을 이용하여 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 3단 공통소스 구조이며, MOS 커패시터를 이용한 커패시턴스 중화 기법을 적용하였고, 트랜스포머를 이용하여 각 단의 임피던스 정합을 구현하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 이득 23 dB을 보이며, 3 dB 대역폭은 6 GHz이다. 제작한 칩의 크기는 패드를 포함하여 $0.3mm^2$이며, 1.2 V 공급 전원에서 32 mW의 전력을 소비한다.

• 대한전자공학회논문지SD
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• 제46권6호
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• pp.48-51
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• 2009

20 GHz 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 nm RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화하였다. 만일 13 GHz 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 GHz 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 GHz 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1027-1033
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• 2013

본 논문에서는 고주파 이미징 시스템에 사용되는 D-band 이미징 검출기(imaging detector)를 65-nm CMOS 공정을 이용하여 설계 및 제작한 결과를 보인다. 검출기 회로 구조는 resistive self-mixing 원리에 기초를 두고 있다. 제작된 검출기는 145 GHz에서 400 V/W의 최대 반응도(responsivity)와 100 $pW/Hz^{1/2}$의 최소 NEP(Noise Equivalent Power)를 보였다. 제작된 회로의 크기는 측정용 패드와 밸룬을 포함하여 $400{\mu}m{\times}450{\mu}m$이며, 중심 회로의 크기는 $150{\mu}m{\times}100{\mu}m$이다.