• 한국공작기계학회논문집
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• 제13권6호
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• pp.56-63
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• 2004

The real-time NURBS interpolation method using 2-stage interpolation is studied. The 2-stage interpolation method that compensates for interpolation errors within machine BLU is proposed. The interpolation result was filtered by an Acceleration/Jerk limitation equation. Through this 2-stage interpolation, both the interpolation error condition and the motion kinematics could be satisfied. Using computer simulation in which interpolation results are evaluated by a numerical iteration method, it is shown that the 2-stage interpolation algerian could interpolate target curves precisely with geometric and dynamic contentment. The proposed algorithm was implemented in the CNC simulator system and an experimental un was conducted to identify the real-time adaptation.

• 한국정밀공학회지
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• 제21권8호
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• pp.143-151
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• 2004

This paper deals with the precision NURBS interpolator for wire-EDM. Previous research about OAC (Open Architecture Controller) is mostly aimed at NC cutting machines such as milling or lathes, and hence these results are inadequate to apply to wire-EDM. In contradiction to NC machines, wire-EDM operates relatively slow feed rates and based on a feedback control loop to the machining process. The 2-stage interpolation method which reflects wire-EDM specific characteristics was proposed. The constant interpolation error could be acquired through 1 st stage interpolation. Feed rate regulation was performed through 2nd stage interpolation. The suggested algorithm was implemented to test-bed PC-NC system. Computer simulations and the experimental machining were conducted.

• 한국전기전자재료학회논문지
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• 제21권5호
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• pp.421-425
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• 2008

In this research, a 8-bit CMOS 2 stage folding A/D converter is designed, For low power consumption and small chip size, the A/D converter is designed by using folding and interpolation circuit. Folding circuit is composed of the transistor differential pairs which are connected in parallel. It reduces the number of comparator drastically. The analog block composed of folding block, current interpolation circuit, and three stage current comparator is designed with differential-mode for high speed operation. The simulation in a $0.35\;{\mu}m$ CMOS process. shows DNL and SNDR of 0.5LSB and 47 dB at 250 MHz/s sampling frequency.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.13-20
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• 2008

본 논문에서는 1.8YV 12-bit 10MSPS CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC 는 12-bit의 고해상도를 구현하기 위해 even folding 기법을 이용한 Folding/Interpolation 구조로 설계하였다. ADC의 전체 구조는 2단으로 구성된 Folding/Interpolation 구조로써, 각각의 folding rate (FR)은 8을 적용하였고, interpolation rate (IR)은 $1^{st}$ stage 에서 8, $2^{nd}$ stage 에서 16을 적용하여 설계함으로써 고해상도를 만족시키기 위한 최적의 구조를 제안하였다. 또한 SNR 을 향상시키기 위하여 Folding/Interpolation 구조 자체를 cascaded 형태로 설계하였으며, distributed track and hold를 사용하였다. 제안하는 ADC는 $0.18{\mu}m$ 1-poly 4-metal n-well CMOS 공정을 사용하여 제작되었다. 시제품 ADC 는 측정결과 10MSPS 의 변환속도에서 약 46dB의 SNDR 성능특성을 보이며, 유효 칩 면적은 $2000{\mu}m{\times}1100{\mu}m$의 면적을 갖는다.

• 한국멀티미디어학회논문지
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• 제5권5호
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• pp.494-504
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• 2002

볼륨랜더링은 연속적인 2차원 영상들을 기반으로 하여 3차원 데이터로 만드는 것이다. 오브젝트의 내부영역까지도 가시화 할 수 있는 장점 때문에, 최근 MRI, PET, SPECT같은 의료 영상의 경우 볼릅랜더링을 이용해서 진단에 많이 사용하고 있다. 본 논문에서는 볼륨랜더링을 쉽게 할 수 있도록 2차원 데이터를 바탕으로 볼륨데이터를 만드는 방법을 제시하고, 볼륨랜더링 기법을 이용해 의료 영상에 적용시켜 보았다. 또한 2차원 데이터를 추출하는 샘플링 단계에서 해상도를 향상시키기 위해 linear interpolation과 cubic interpolation을 통해 볼륨랜더링된 영상의 공간 해상도를 조절하도록 설계 및 구현하여 보았으며, 변형함수(transfer function)를 이용하여 각각의 결과를 비교하였다 2차원 영상의 샘플링에 사용되는 interpolation 방법을 3차원 영상에 적용하여 구현하였다. 의료영상의 볼륨랜더링 기법은 3차원 입체 데이터로 구현되는 것이므로 영상 분석을 통한 진단에 크게 기여 할 것으로 기대된다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제37권7호
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• pp.573-577
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• 2010

영상 해상도 개선은 영상 복원이나 확대 같은 응용 분야에서 널리 사용되는 기술로서, 결과 영상에서의 블록 현상이나 인공물 발생과 같은 화질 열화를 제거하는 것이 중요하다. 본 논문에서는 영상의 손실 정보를 이용하는 영상 해상도 개선 방법을 제안한다. 제안하는 방법은 획득 저해상도를 하위 레벨 보간을 통해서 손실 정보를 계산 및 추정하고 이를 보간된 고해상도 영상에 적용함으로서 1차적인 보간을 수행하고 획득 저해상도 영상과의 에러를 계산한 후 다시 보간된 영상에 적용하는 과정을 반복하여 최종적인 보간 영상을 생성한다. 동일한 영상을 이용한 시험을 통해서 비교 방법들보다 평균 PSNR에서 3.2㏈ 이상 향상된 것을 확인하였고, 주관적 화질도 개선된 것을 알 수 있었다. 또한 계산복잡도를 85% 이상 감소시킬 수 있었다. 제안한 해상도 개선 방법은 영상 처리의 다양한 분야에서 기반 기술로 사용될 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.395-404
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• 2016

A 6-bit 3.4 GS/s flash ADC in a 65 nm CMOS process is reported along with the proposed 4x time-domain interpolation technique which allows the reduction of the number of comparators from the conventional $2^N-1$ to $2^{N-2}$ in a N-bit flash ADC. The proposed scheme effectively achieves a 4x interpolation factor with simple SR-latches without extra clocking and calibration hardware overhead in the interpolated stage where only offset between the $2^{N-2}$ comparators needs to be calibrated. The offset in SR-latches is within ${\pm}0.5$ LSB in the reported ADC under a wide range of process, voltage supply, and temperature (PVT). The design considerations of the proposed technique are detailed in this paper. The prototype achieves 3.4 GS/s with 5.4-bit ENOB at Nyquist and consumes 12.6 mW power at 1 V supply, yielding a Walden FoM of 89 fJ/conversion-step.

• 응용통계연구
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• 제5권2호
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• pp.255-268
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• 1992

본 논문에서는 이상점이 포함된 시계열 자료의 모수추정법으로 반복보간추정법을 제안하였 다. 제안된 방법은 이상점이 더 이상 탐지되지 않을 때까지 모수추정의 단계와 이상점의 탐 지 단계를 반복하는 접근 방법이다. 이상점의 탐지를 위해서는 비정상적인 자료를 보가추정 법으로 대치하는 보간 검진기법을 적용하였다. 또한 추정과정에서 비정상적인 자료의 비중 을 적게하는 대신에 비정상적인 자료를 시계열모형의 구조를 이용한 1-시점후의 예측값으 로 대치하는 수정된 GM-추정법을 제안하였다. 모의실험에 의해 제안된 추정법들과 기존의 로버스트추정법들의 성질을 비교하였다. 모의실험의 결과 반복보간추정법이 다른 추정법보 다 우월한 성질을 가짐을 알 수 있었으며, 특히 AO가 하나만 있는 경우와 모수의 절대값이 큰 경우에 가장 우수함을 확인 할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.17-20
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• 2001

This paper studies the channel estimation schemes of Time Division Duplex (TDD) Code Division Multiple Access (CDMA) system with a parallel interference cancellation (PIC) scheme in the multi-Path fading channel. Also, the effective interpolation scheme which maintains the merits of WCDMA TDD mode is proposed. By Monte Carlo simulations, it is shown that the proposed interpolation method can be used in order to obtain the proper performance of a multi-stage PIC and in order to reduce the required Eb/No in the second stage at a BER= 10$^{-2}$

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2003년도 추계학술대회 논문요약집
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• pp.278-278
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• 2003