• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.398-401
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• 2011

본 논문에서는 고효율의 CMOS PWM DC-DC 벅 변환기를 설계하였다. 설계된 CMOS PWM DC-DC 벅 변환기는 입력전압(3.4-3.9V)로부터 일정한 출력전압(1-2.8V)을 생성한다. Inductor-based 방식을 택하였고, 제어 대상은 전류이며, Pulse Width Modulation(PWM) 모드로 동작한다. 회로 구성은 Power Switch, Pulse Width Generation, Buffer, Zero Current Sensing, Current Sensing Circuit, Clock & Ramp generation, V-I Converter, Soft Start, Compensator, Modulator 등 이다. 제안된 CMOS PWM DC-DC 벅 컨버터는 Switching Frequency가 약 1MHz이고, 부하 전류가 약 40mA이상부터 CCM동작을 하며 100mA일 때 98.71%의 최대 효율을 갖는다. 또한, 출력전압 리플은 0.98mV이다(입력전압 3.5V, 출력전압 2.5V 기준). 제안된 회로의 검증을 위해 CMOS $0.18{\mu}m$ 공정을 이용하여 시뮬레이션을 수행하였다.

• 한국전자파학회논문지
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• 제16권2호
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• pp.139-143
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• 2005

본 논문에서는 $CMOS\;0.18\;{\mu}m $ 공정을 이용하여 MB-OFDM UWB용 RF 수신기의 광대역 LNA와 Down-mixer를 설계하였다. 광대역 LNA는 $3\~5\;GHz$의 대역에서 전력이득은 $12.8\~15dB$, 잡음지수는 2.6 dB 이하, 그리고 입력 IP3는 4 GHz에서 -8 dBm의 특성을 나타내고, 입출력 반사손실은 10 dB 이하의 특성을 보인다. Down-mixer는 3개의 채널에서 2 dB 이하의 gain flatness를 나타내고, 변환이득은 $-2.9\~0.4dB$의 특성을 나타낸다. 또한 LO의 leakage와 feedthrough는 각각 30 dB 이상의 특성을 나타내도록 설계하였다.

• 전기학회논문지
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• 제64권12호
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• pp.1730-1736
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• 2015

This paper presents a 16-channel transimpedance amplifier (TIA) array implemented in a standard $0.18-{\mu}m$ CMOS technology for the applications of panoramic scan LADAR (PSL) systems. Since this array is the front-end circuits of the PSL systems to recover three dimensional image for unmanned vehicles, low-noise and high-gain characteristics are necessary. Thus, we propose a voltage-mode inverter TIA (I-TIA) array in this paper, of which measured results demonstrate that each channel of the array achieves $82-dB{\Omega}$ transimpedance gain, 565-MHz bandwidth for 0.5-pF photodiode capacitance, 6.7-pA/sqrt(Hz) noise current spectral density, and 33.8-mW power dissipation from a single 1.8-V supply. The measured eye-diagrams of the array confirm wide and clear eye-openings up to 1.3-Gb/s operations. Also, the optical pulse measurements estimate that the proposed 16-channel TIA array chip can detect signals within 20 meters away from the laser source. The whole chip occupies the area of $5.0{\times}1.1mm^2$ including I/O pads. For comparison, a current-mode 16-channel TIA array is also realized in the same $0.18-{\mu}m$ CMOS technology, which exploits regulated-cascode (RGC) input configuration. Measurements reveal that the I-TIA array achieves superior performance in optical pulse measurements.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.529-530
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• 2008

The proposed CMOS Quadrature VCO for WLAN application was designed in TSMC $0.18\;{\mu}m$ RF CMOS technology. The QVCO based on NMOS back-gate as a coupling transistor and switched capacitors array without tail transistors is designed to generate quadrature output signals. The simulated results show that the QVCO core consumed 3.67 mA and 6.6 mW from a 1.8 V supply. The QVCO is tunable between $4.76\;GHz\;{\sim}\;6.35\;GHz$ and has a phase noise lower than -116.8 ㏈c/Hz at 1 MHz offset over the entire tuning range

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.50-59
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• 2007

[ $0.18-{\mu}m$ ] CMOS 공정에서 1.2-V 2차 Full-Feedforward 구조의 ${\Sigma}{\Delta}$ 모듈레이터를 설계하였다. Full-Feedforward 구조는 Op-Amp의 성능 요구치를 크게 경감시키기 때문에 저전압 저전력 ${\Sigma}{\Delta}$ 모듈레이터를 만들기에 적합한 구조로 세계적으로 많이 채택되고 있는 추세이다. 그리고, Top-Down 설계 기법을 적용하여 ${\Sigma}{\Delta}$ 모듈레이터를 설계하였는데, 이를 위하여 Op-Amp의 유한한 DC-Gain과 Bandwidth 등 여러 가지 비이상적 효과들을 모델링하여 전달함수를 유도하였다.

• 한국전자파학회논문지
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• 제23권2호
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• pp.207-212
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• 2012

본 논문에서는 push-push 방식을 사용하여 설계 제작된 0.18-${\mu}m$ SiGe BiCMOS 공정 기반 70 GHz와 140 GHz에서 모두 동작하는 듀얼 밴드 전압 제어 발진기(Voltage Controlled Oscillator: VCO)의 결과를 보인다. 측정 결과, 본 전압 제어 발진기는 조절 전압이 0.2 V에서 2 V까지 변하는 동안 하위 밴드와 상위 밴드에서 각각 67.9~76.9 GHz, 134.3~154.5 GHz의 주파수 조절 범위를 갖는다. 보정 후의 최대 출력 전력은 각각 -0.55 dBm과 -15.45dBm이었다. 본 전압 제어 발진기는 4 V의 전원으로부터 18 mA의 DC 전류를 소모한다.

• 전기전자학회논문지
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• 제13권2호
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• pp.118-125
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• 2009

통신시스템에서 데이터 전송이 고속으로 이루어지면서, 하드웨어의 복잡성, 전력소모, 가격 등의 이유로 클럭을 제외한 데이터만 수신단으로 보내는 방식이 사용되어지고 있다. 따라서, 고속으로 수신된 데이터에서 클럭 신호를 추출하는 것이 필요하며, 추출된 클럭을 이용하여 데이터를 복원하는 클럭/데이터 복원회로(CDR)에 관한 연구가 활발히 이루어지고 있다. 본 논문에서는 0.18um CMOS 공정을 이용하여 10Gbps CDR 회로를 설계하였다. 전력소모와 회로의 복잡도를 줄이기 위해 quarter-rate bang-bang 유형의 위상 검출기를 사용하였으며, 지터 특성 향상을 위해 LC 유형의 4단 VCO를 사용하였다. 모의실험 결과, 설계된 CDR 회로는 1.8V 전원전압에서 80mW의 전력을 소모하며, 2.2ps,pp의 클럭 지터 특성을 보인다. 패드를 제외한 칩 레이아웃 면적은 1.26mm$\times$1.05mm이다.

• 한국산학기술학회논문지
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• 제10권7호
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• pp.1526-1531
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• 2009

RFID Reader IC에 응용하기 위한 저전압 특성의 5차 일립틱 CMOS Gm-C 필터를 설계하였다. 설계된 필터는 CMOS 자기바이어스 차동 트랜스컨덕터를 설계하여 구성하였으며 차동 트랜스컨덕터는 기존의 자기 바이어스 차동증폭기의 이득특성을 개선하기 위하여 병렬형으로 구성되었다. 설계된 필터는 RFID 리더용 저전압 필터 설계사양에 따라 1.8V의 저전압으로 동작이 가능하도록 설계되었다. 1.8V, 0.18${\mu}m$CMOS 공정 파라미터를 사용하여 HSPICE 시뮬레이션 결과, 설계된 5차 일립틱 저역 필터가 설계사양인 1.35MHz의 차단주파수를 만족함을 확인하였다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1235-1242
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• 2008

본 논문에서는 $0.18{\mu}m$ triple-well CMOS 공정을 사용하여 포톤계수 방식의 $32{\times}32$ 픽셀 어레이를 갖는 CMOS ray 영상센서를 설계하였다. 설계된 영상센서의 카픽셀은 $100{\times}100\;{\mu}m2$ 면적을 가지고 있고 약 400개의 트랜지스터로 구성되어 있으며, 범프 본딩을 통해 ray 검출기와 CSA(Charge Sensitive Amplifier)의 연결을 위한 $50{\times}50{\mu}m2$의 오픈패드를 가지고 있다. 각각의 싱글픽셀 CSA에서 전압 바이어스 회로를 사용한 folded cascode CMOS OP amp 대신 레이아웃 면적을 줄이기 위하여 self biased folded cascode CMOS OP amp를 이용하였으며, 계수 모드 진입 전후에 CLK에서 발생 할 수 있는 short pulse를 제거하는 15bit LFSR 계수기 (Linear Feedback Shift Register Counter) 클럭 발생회로를 제안하였으며, 읽기 모드에서 CMOS X-ray 영상센서의 최대 전류를 줄이기 위하여 열 어드레스 디코더를 이용하여 한 열씩 읽도록 설계하였다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.45-52
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• 2008

본 논문에서는 무선으로 전력과 데이터를 받는 온서 센서 태그 칩을 $0.18-{\mu}m$ CMOS공정으로 제작하였다. 태그 칩 구동에 필요한 전력은 쇼트키 다이오드로 구성된 전압체배기를 이용하여 리더로부터 받는 UHF 대역 (900 MHz) RF 신호를 이용하여 발생시킨다. 태그 칩이 위치한 부분의 온도는 sub-threshold 모드에서 동작하는 새로운 저전력 온도-전압 변환기를 이용하여 측정되고, 이 아날로그 전압은 8-bit 아날로그-디지털 변환기를 통해 디지털 데이터로 표시된다. ASK 복조기와 간단한 디지털 회로로 구성된 회로 블록을 이용해 여러 태그 칩 중에 단일 칩을 선택할 수 있는 식별자 정보를 인식할 수 있다. 제작된 온도 센서는 주변 환경 온도 $20^{\circ}C$ to $100^{\circ}C$ 사이의 온도를 측정한 결과, $0.64^{\circ}C/LSB$의 해상도를 나타내었다. 온도 센서 구동에 필요한 입력 전력은 -11 dBm이었고, 온도 오차는 최대 $0.5^{\circ}C$, 칩 면적은 $1.1{\times}0.34mm^2$, 동작주파수는 100 kHz, 전력소모는 64 ${\mu}W$, 변환율은 12.5 k-samples/sec을 가진다.