• JOURNAL OF ELECTRICAL WORLD
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• s.307
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• pp.68-73
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• 2002

감전보호$\cdot$누전화재보호로서 누전차단기가 일반적으로 사용되고 있는데 이 누전차단기가 누전으로 트립되었을 경우 (1) 누전트립이 재현되지 않는다. (2) 누설전류치가 고조파의 영향 때문에 측정이 곤란하다는 등의 이유로 원인조사가 어려운 경우가 많다. 그래서 누전차단기의 동작원인조사를 지원하는 기기로서 WS시리즈의 노퓨즈차단기 및 누전차단기에 각종 누설전류치의 액정표시유닛을 탑재한 $''$누설전류표시부 노퓨즈차단기$\cdot$누전차단기$''$를 제품화하였다. 이에 의하여 전로에 영상변류기(ZCT)와 계측기 등을 설치하지 않고 전로의 절연열화상태나 누전사고 상황을 간단하게 파악할 수가 있다. 또 액정표시유닛의 제어전원은 차단기 내부에 포함하고 있기 때문에 특별배선작업은 불필요하다. 이 제어전원은 차단기가 오프상태 또는 트립상태에서는 끊어지나 내부에 전기이중충 콘덴서를 내장하고 있기 때문에 각종 누설전류 정보를 표시할 수가 있다(정전보상시간 100시간). 주요특징은 다음과 같다. (1)각종 누설전류의 계측과 표시(현재치, 최대치, 이동평균치, 이동평균의 최대치, 각 최대치의 발생경과시간) (2) 누전경보의 설정 감도를 세분화하여 설정가능 또한 접점경보출력 표준탑재 (3) 누전트립 발생시의 누전사고전류치 및 누전사고 발생으로부터의 경과시간 표시(누전차단기만) (4) 미쓰비시전기 누전차단기의 액티브필터와 같은 특성의 필터를 내장하고 있으며 누전차단기의 동작특성에 맞는 누설전류치 표시가능 (5) 누전경보만으로 누전트립 동작을 하지 않는 누설전류표시부 노퓨즈차단기 라인업

• 전기의세계
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• v.10
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• pp.55-61
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• 1963

본 논문에서 취급한 제동권선이 없는 철극선의 3상단락현상을 해명하는데 있어 우선 임의력율의 전류를 횡축분과 직축분으로 분리해서 취급하는 소위 Blonde의 2반작용법(two reaction method)를 썼고, 각종 Reactance를 표시하는데는 편리한 단위법(perunit notation)을 사용했으며, 전기자의 1상저항은 각종 Reactance ( $X_{x}$, $X_{q}$ )의 어느것 보담도 극소치임으로 실제계산에는 무시했으나 과도전류의 변화를 좌우하는 감쇠정수[decrement factor)에는 큰 영향을 준다는 것이 규명되었다. 해석결과로서 3상단락전류의 초기치는 특수치보다 훨씬 큰 이유로서 단락전류가 계자자속을 약하게 만들어 그 반동으로 계자회로에 일정자속을 유지하기 위하여 부문적으로 개자전류가 증대함을 알게되었고, 단락전류의 직축분과 횡축분의 구성분이 규명검토되었고, 발전기의 돌발단락저류는 일반적으로 직류분, 기본파교류분 및 제2조파등을 포함하나 그 전부가 시정수의 역수인 감쇠정수에 지배되어서 지수함수곡선에 따라 감쇠되어 결국에는 지속단락전류에 귀착한다는 사실과 3상단락은 평형단락사고임으로 영상전류는 영이며 각상과도전류의 위상차가 120.deg.라는 것엔 변함이 없다는 것과 끝으로 철극기를 정격속도로 운전해 놓고 이것을 여자해서 무부하전압을 수기시켜 그의 3상전단자를 돌연 단락해서 그의 과도전류의 파형을 Oscillograph로 촬영하면 본론에서 해석한 결과식의 그것과 일치하게 됨을 알 수 있을 것이다.것이다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.1
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• pp.76-82
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• 2002

This paper presents a quaternary-binary decoder, a quaternary logic current buffer, and a quaternary logic full-adder using current-mode multiple-valued logic CMOS circuits. Proposed full-adder requires only 15 MOSFET, 60.5% and 48.3% decrease of devices are achieved compared with conventional binary CMOS full-adder and Current's full-adder. Therefore, decrease of area and internal nods are achieved. Designed circuits are simulated and verified by HSPICE. Proposed full-adder has 1.5 ns of propagation delay and 0.42㎽ of power consumption. Also, proposed full-adder can easily adapted to binary system by use of encoder, designed decoder and designed current buffer.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.9
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• pp.1837-1844
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• 2009

In this paper, the circuit of 2 variable ternary adder and multiplier circuit using current mode CMOS are implemented. The presented ternary adder circuit and multiplier circuit using current mode CMOS are driven the voltage levels. We show the characteristics of operation for these circuits simulated by HSpice. These circuits are simulated under $0.18{\mu}m$ CMOS standard technology, $5{\mu}A$ unit current in $0.54{\mu}m/0.18{\mu}m$ ratio of NMOS length and width, and $0.54{\mu}m/0.18{\mu}m$ ratio of PMOS length and width, and 2.5V VDD voltage, MOS model Level 47 using HSpice. The simulation results show the satisfying current characteristics. The simulation results of current mode ternary adder circuit and multiplier circuit show the propagation delay time $1.2{\mu}s$, operating speed 300KHz, and consumer power 1.08mW.

• Electric Engineers Magazine
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• v.214 no.6
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• pp.27-31
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• 2000

일반적으로 차단기의 차단 용량은 대칭 실효치로 표시하고 있다. 그러나 실제 전력 계통의 고장 전류는 고장 최초 몇 사이클 동안에는 상당한 직류분 전류가 포함되어 있어 비대칭 전류가 흐르게 마련이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1760-1762
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• 2010

본 논문에서 3치가산기와 승산기(multiplier)는 전류모드 CMOS에 의해서 구현된다. 첫째, 3치 T-gate를 집적회로 설계의 유효 가용성을 갖고 있는 전류모드 CMOS를 이용하여 구현한다. 둘째, 3치 T-gates를 이용해 회로가 유한체 GF (3)에 대하여 2변수 3치 가산표 (2-variable ternary addition table) 및 구구표 (multiplication table)가 실현되도록 구현한다. 마지막으로, 이러한 동작 회로들은 1.5 CMOS 표준 기술과 $15{\mu}A$ 단위전류(unit current) 및 3.3V 소스 전압 (VDD voltage)에 의해 활성화 된다. 활성화 결과는 만족할 만한 전류 특성을 나타냈다. 전류 모드 CMOS에 의하여 실행되는 3치가산기 및 승산기는 단순하며 와이어 라우팅(wire routing)에 대하여 정규적이고, 또한 셀 배열 (cell array)과 함께 모듈성 (modularity)의 특성을 갖고 있다.

• Journal of IKEEE
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• v.9 no.1 s.16
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• pp.1-6
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• 2005

This paper proposes a high performance multiplier using CMOS multiple-valued logic circuits. The multiplier based on the Modified Baugh-Wooley algorithm is designed with current-mode CMOS quaternary logic circuits. The multiplier is functionally partitioned into the following major sections: partial product generator block(binary-quaternary logic conversion block), current-mode quaternary logic full-adder block, and quaternary-binary logic conversion block. The proposed multiplier has 4.5ns of propagation delay and 6.1mW of power consumption. This multiplier can easily adapted to the binary system by the encoder and the decoder. This circuit is designed with 0.35um standard CMOS process at 3.3V supply voltage and 5uA unit current. The validity and effectiveness are verified through the HSPICE simulation.

• Journal of the Korean Institute of Telematics and Electronics
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• v.5 no.2
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• pp.8-14
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• 1968

A linear current-pulse discriminator consisting: of a transistor monostable multivibrator and a Si tunnel diode is described. The input currant pulse range is about 50$\mu$A~5.23mA. The measured maximum linearity deviation is $\pm$0.75% in the input current pulse range mentioned above. The pulse resolving ability of the discriminator measured depends upon the bias current through the T, D. ; and, under the reverse bias current of 3mA, the resolving time is 2rs if allow the excess pulse amplitude of 5%. The threshold stability of the discriminator depends mainly upon the stability of the peak current Ip of the T. D. ; and, under the ambient temperature variation from $0^{\circ}C$ to 5$0^{\circ}C$, no bigger threshold variation than the maximum linearity deviation, i. e. $\pm$ 0.75%, was observed.

• Proceedings of the KIEE Conference
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• 2009.04a
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• pp.318-321
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• 2009

누전차단기 설치 상태에서도 전기화재가 지속적으로 발생함에 따라 전기화재의 원인이 되는 전기 아크에 대한 관심이 증가하고 있는 실정으로 본 논문에서는 UL1699의 아크 저해시험(inhibition tests)에서 제시하고 있는 직렬 아크코장시험(Arc generator test)을 실시하고, 아크고장전류 분석방법으로 최근에 많이 사용되고 있는 이산 웨이블렛 변환을 이용한 3가지 분석방법에 대하여 아크고장전류 검출 확률을 분석하였다. 분석결과, (1) 근사계수 분석에 의한 최대치 변화율 실효치 변화율 분석방법은 46%의 검출 확률을 얻을 수 있었고, (2) 상세계수 분석에 의한 최대치 변화율 실효치 변화율 분석방법은 62%, (3) 근사계수 분석에 의한 잡음량 변화율 shoulder 변화율 분석방법은 100% 검출 확률을 얻을 수 있었다.

• Proceedings of the KIEE Conference
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• 1999.07e
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• pp.1997-2000
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• 1999

본 연구에서 제시하는 기공세라믹(Porous Ceramic)에 의한 누설전류 측정법은 기공 사이즈가 일정한 Open Pore Cell내에서 도전성 물질 및 이온화된 물질이 기공 사이에 침투되었을 때 외부에서 전계를 가하므로 써 이들 이온화 된 물질이 chain처럼 배열되어 전기적 병렬회로를 구성시켜 미세한 누설전류를 흐르게 한다. 이 누설전류법에 의한 도전성분 검출을 여러 환경 배출가스에 대한 모의실험을 실시한 결과 기공세라믹인 센서 자체의 누설전류는 가스 온도 150 ($^{\circ}C$) 이상에서 급격한 변화를 보이고 200($^{\circ}C$)에서 센서 자체의 전류치와 가스를 주입하였을 때의 전류치와는 상당한 격차를 두고 변화됨을 알 수 있었다. 그리고 공장연돌이나 자동차 배기관에서 방출되는 가스 중 HC, CO, NO, $CO_2$, $SO_2$, $N_2$ 등에 대한 센서 특성이 각각 달리 나타남을 알 수 있었다.