• JOURNAL OF ELECTRICAL WORLD
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• no.8 s.12
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• pp.8-21
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• 1968

일본전기협회의 초청을 받아 일본국 북해도 찰모(Sapporo)시에서 개최된 제47회 통상총회에 박영준 회장, 성찬용 상임이사, 홍종익 이사국장 세분을 모시고 참석할 기회를 가졌다. 1921년 10월에 상시 동경, 대판, 복강에 존재하던 3개의 전기협회가 합병되어 전국적 단일조직으로서 설립된 것이 오늘의 일본전기협회인데 동협회의 총회는 정관상 통상총회 (년1회)와 임시총회의 두가지가 있음은 우리와 같다. 일본전기협회의 총회 47회의 역사를 훑어보면 전전에는 대개 동경과 대판에서 많이 개최되었고 전후에도 제33회가 대판에서, 제35회가 명고야에서 개최된 것을 제외하고는 제38회까지 계속 동경에서만 개최되어 왔다(임시총회 도합 14회는 모두 동경 개최). 1959년의 제38회 총회에서 앞으로는 격년으로 지방에서 통산총회를 개최하기로 결의되어 이후 황도(제39회), 선대(제41회), 금택(제43회), 고송(제45회)를 거쳐 금년에는 제47회 통상총회가 북해도의 도도인 찰모시에서 개최되기에 이르른 것이다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.38 no.12
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• pp.49-57
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• 2001

In this paper, equivalent circuit model and novel model parameter extraction method of a silicon(Si) substrate are presented. Substrate coupling through Si-substrate is quantitatively investigated by analyzing equivalent circuit with operating frequency and characteristic frequencies (i.e., pole and zero frequency) of a system. For the experimental verification of the equivalent circuit and parameter extraction method, test patterns are designed and fabricated in standard CMOS technology with various isolation distances, substrate resistivity, and guard-ring structures. Then, these are measured in l00MHz-20GHz frequency range by using vector network analyzer. It is shown that the equivalent-circuit-based HSPICE simulation results using extracted parameters have excellent agreement with the experimental results. Thus, the proposed equivalent circuit and parameter extraction methodology can be usefully employed in mixed-signal circuit design and verification of a circuit performance.

• Journal of IKEEE
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• v.14 no.2
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• pp.1-8
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• 2010

In this paper, Green Mode Power IC is designed to reduce the standby power. The proposed and designed IC works for the Switch Mode Power Supply(SMPS) and has the function of PWM. To reduce the unnecessary electric power, burst mode and skip mode section are introduced and controlled by external power MOSFET to diminish the standby power. The proposed IC is designed and simulated by KEC 30V-High Voltage 0.5um CMOS Process. The structure of proposed IC is composed of voltage regulator circuit, voltage reference circuit, UVLO(Under Voltage Lock out) circuit, Ibias circuit, green circuit, PWM circuit, OSC circuit, protection circuit, control circuit, and level & driver circuit. Measuring the current consumption of each block from the simulation results, 1.2942 mA of the summing consumption current from each block is calculated and ot proved that it is within the our design target of 1.3 mA. The current consumption of the proposed IC in this paper is less than a half of conventional ICs, and power consumption is reduced to the extent of 1W in standby mode. From the above results, we know that efficiency of proposed IC is superior to the previous IC.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.5
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• pp.620-626
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• 1999

캐리-세이브 가산기는 (CSA)는 실제 산업체에서 회로를 설계할 때 연산수식의 계산을 빠르게 처리하기위해 가장 많이 사용되는 구성요소들 가운데 하나이다. [3]의 자료에 의하면 실제 회로 설계에서 나오는 전형적인 연산식에 CSA를 이용했을 때 그렇지 않은 경우보다 최대 54%의 연산처리속도와 42%의 회로 면적 향상을 갖는다고 보고하고 있다. 그러나, 이는 그 연산식이 하나의 설계 블록(sub-design)에 포함되어 있다는 전제하에 도출된 것이다. 회로 설계 규모와 복잡도가 큰 응용이 많아지는 상황에서 설계 블록단위의 계층적 설계는 필수적인 추세이므로, CSA를 이용한 회로 최적화를 실현하기위해서는 설계 블록들간에 걸쳐있는 연산식에 대한 CSA 최적화 또한 매우 중요한 문제이다. 이를 해결하기위해서 이 논문에서는 auxiliary port라는 개념을 이용하여 설계 블록들간의 연산식에 대한 CSA 최적화 방법을 제안한다. 실제 실험에서 우리가 제안한 기법은 회로의 전체적인 영역에 걸쳐 CSA를 적용하는 데 매우 효과적이었으며, 이 기법을 적용하지 않고 얻은 CSA 최적화 회로와 비교했을 때 회로에서의 연산식 계산속도와 그 회로 면적이 상당히 향상되었음을 확인하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.401-402
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• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.405-406
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• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 저 전력 특성을 갖는 4-2 compressor 구조를 제안한다. 제안한 회로는 한 개의 전가산기와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 14개 감소하였으며, 6.3%의 전력소모가 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• The KIPS Transactions:PartA
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• v.19A no.4
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• pp.175-180
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• 2012

This paper describes the design of high-performance pedestrian and vehicle detection circuit using the Haar-like features. The proposed circuit uses a sliding window for every image frame in order to extract Haar-like features and to detect pedestrians and vehicles. A total of 200 Haar-like features per sliding window is extracted from Haar-like feature extraction circuit and the extracted features are provided to AdaBoost classifier circuit. In order to increase the processing speed, the proposed circuit adopts the parallel architecture and it can process two sliding windows at the same time. We described the proposed high-performance pedestrian and vehicle detection circuit using Verilog HDL and synthesized the gate-level circuit using the 130nm standard cell library. The synthesized circuit consists of 1,388,260 gates and its maximum operating frequency is 203MHz. Since the proposed circuit processes about 47.8 $640{\times}480$ image frames per second, it can be used to provide the real-time detection of pedestrians and vehicles.

• Proceedings of the KIPE Conference
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• 2016.07a
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• pp.305-306
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• 2016

본 논문은 선택적 전압 균일화 기법을 이용하여 직렬 연결된 리튬 이온 배터리의 빠른 전압 균일화를 위한 새로운 능동형 셀 밸런싱 회로를 제안하였다. 제안한 회로는 다권선 변압기를 사용한 전하 균일화 회로에 인덕터 1개, MOSFET 스위치 1개를 추가한 회로 구성을 가지며, 기존의 빠른 밸런싱을 위한 회로 대비 수 배 적은 소자로 구성이 가능하다. 추가된 인덕터는 직렬 연결된 배터리 전압을 통해 빠르게 저장된 에너지를, 낮은 전압의 배터리로 높은 밸런싱 전류를 전달함으로써 배터리 셀 간의 빠른 전압 밸런싱을 구현하였다. 제안한 회로의 밸런싱 속도에 대한 검증을 위해서, PSIM Simulation을 통해 기존 회로와 비교 검증 하였다.

• The Transactions of the Korean Institute of Power Electronics
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• v.16 no.2
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• pp.122-129
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• 2011

In this paper, a new power factor correction circuit(PFC) based on a soft-switched boost scheme is proposed. Except for some soft-switching transition intervals, it operates exactly like the conventional boost scheme. Thus the desirable features of both high efficiency and easy control can be obtained. The design guidelines are suggested to achieve high efficiency. To verify the superior performance of the proposed circuit, experiment and simulation is carried out.

• Proceedings of the KIPE Conference
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• 2010.07a
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• pp.164-165
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• 2010

본 논문은 PDP(Plasma Display Panel)용 전원 공급 회로 및 구동 회로에 관한 것으로써, 기존의 분리되어 있는 전원 공급 회로와 구동 회로를 통합한 새로운 방식의 PDP용 전원-구동 통합 회로를 제안한다. 제안 회로는 유지 전원부의 전력전달 기능과 X, Y 구동부의 전력회수 기능을 하나의 전력 변환 회로만으로 가능하게 하는 장점이 있다. 최종적으로 제안 회로의 이론적 분석 및 우수성을 검증하기 위해 42" HD PDP를 위한 시작품을 제작하여 고찰된 실험결과를 제시한다.