• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.2
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• pp.291-297
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• 2006

This paper describes the architecture for reducing its size and increasing the computation rate in implementing the SEED algorithm of a 128-bit block cipher, and the result of the circuit design. In order to increase the computation rate, it is used the architecture of the pipelined systolic array. This architecture is a simple thing without involving any buffer at the input and output part. By this circuit, it can be recorded 320 Mbps encryption rate at 10 MHz clock. We designed the circuits with goals of the high-speed computations and the simplified structures.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.22 no.4
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• pp.10-16
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• 2021

This paper proposes a model that considers the parity-time symmetric structure as a state detection circuit for sensor applications using a stretchable inductor. In particular, to obtain a more practical computer simulation result, the stretchable inductor model was applied to this study model by referring to previously reported experimental results. The resistance component and phase component were controlled through the negative differential resistance circuit used in this study. In addition, the imbalance of the circuit caused by a change in the characteristics of the stretchable inductor could be compensated for using a negative differential resistance circuit. In particular, an analysis of the frequency characteristics of the sensor driving circuit of the parity-time symmetric structure proposed in this study confirmed that the Q-factor could be increased up to 20 times compared to the conventional resonant circuit.

• Proceedings of the KIPE Conference
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• 2006.06a
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• pp.75-77
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• 2006

본 논문에서는 PDP 구동 응용을 위한 간단한 구조의 Multi-level 유지 방전 회로를 제안한다. 제안된 회로는 기존의 Multi-level 유지 방전 회로에 비해 적은 수의 스위칭 소자로 구현할 수 있어 간단한 구조를 가진다. 또한, 기존의 Multi-level 회로와 동일한 수준의 소자 전압 및 전류 스트레스를 가지므로, 저가의 고성능의 저전압 소자를 사용할 수 있어 PDP 구동 회로의 원가 저감과 고효율 동작을 이룰 수 있을 것으로 예상한다. 제안된 회로의 동작 원리를 설명하고, 42" HD급 PDP에 실제 적용 실험을 하여 제안된 회로의 우수성을 보인다.

• Journal of Internet Computing and Services
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• v.7 no.1
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• pp.49-57
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• 2006

This paper describes the architecture for reducing its size and increasing the computation rate in implementing the SEED algorithm of a 12B-bit block cipher, and the result of the circuit design. In order to increase the computation rate, it is used the architecture of the pipelined systolic array, This architecture is a simple thing without involving any buffer at the input and output part. By this circuit, it can be recorded 320 Mbps encryption rate at 10 MHz clock. We have designed the circuit with the VHDL coding, implemented with a FPGA of 50,000 gates.

• Journal of Navigation and Port Research
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• v.28 no.5
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• pp.435-441
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• 2004

This paper deals with modelling and identification of a shipboard stabilized satellite antenna system using the optimal neural network structure. It is difficult for shipboard satellite antenna system to control and identification because of their approximating ability of nonlinear function So it is important to design the neural network with optimal structure for minimum error and fast response time. In this paper, a neural network structure using genetic algorithm is optimized And genetic algorithm is also used for identifying a shipboard satellite antenna system It is noticed that the optimal neural network structure actually describes the real movement of ship well. Through practical test, the optimal neural network structure is shown to be effective for modelling the shipboard satellite antenna system.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.550-553
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• 1998

본 논문에서는 노드들간의 입출력 관계가 트리형태로 주어진 경우에 이 관계를 수식으로 해석하여 최소화시키고 이를 회로로 구현하는 새로운 알고리즘을 제안한다. nakagima 등에 의해 제안된 알고리듬은 트리의 특성을 갖는 노드들의 관계를 2치논리에 근거하여 회로로 구현하였으나, 이러한 기법은 일반적인 형태로 주어진 트리구조에 대한 해석이 충분치 못하므로, 일반화된 회로의 구성에 많은 제약을 가지고 있다. 이러한 문제점에 대하여 본 논문에서는 트리구조를 갖는 노즈들의 전체적인 입출력관계를 수식으로 정리하여 최소화된 회로설계 알고리즘을 제안하고 예를 들어 이를 검증한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.2 no.2
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• pp.267-273
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• 1998

In this paper, we designed a charge pump with a differential current switching structure and it was made of a MESFET with high speed switching Property compared with CMOSFETs. The charge pump with a differential current switching structure is analyzed about operating property of circuit in high frequency band. Also we propose a method on it's characteristics estimation. The designed circuit is simulated by HSPICE simulator, and in view of the results we think that the charge pump of this study can be used in circuits of 1 GHZ frequency band grade.

• Proceedings of the Optical Society of Korea Conference
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• 1990.07a
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• pp.6-12
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• 1990

GaAs 광전집적회로의 구현을 위해 MBE와 MOCVD system을 이용하여 수직 구조에 알맞는 광소자 및 전자소자를 개발하였으며 이 소자들의 집적화를 시도하였다. 발광소자로서는 Bcllcorc와 공동으로 MBE를 이용하여 표면 방출형 레이저 다이오드 및 array 구조의 연구가 시도 되었고 수직형 전자소자로서는 sclcctive MOCVD를 이용하여 W이 매몰된 VFET 구현하였다. VFET 위에 LED를 집적시켜 출력단의 수직 광전집적회로를 제안하고 제작하였으며 수신단 광전집적회로에서는 PIN 다이오드와 VJFET를 집적화한 광전집적회로가 현재 연구중에 있다.

• Proceedings of the KAIS Fall Conference
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• 2009.12a
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• pp.220-222
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• 2009

적층형 가유전체 구조는 유효유전율과 유효투자율은 주어진 표준형 전송선로의 경우보다 증가하므로 결과적으로 전송선로의 길이를 짧게 할 수 있는 장점이 있다. 따라서 회로의 소형화에 유용하게 사용될 수 있는데, 본 논문에서는 한 예로써 대표적인 무선 회로인 방향성 결합기의 소형화된 회로에 대하여 기술하고 있다. 표준형 회로와 적층형 가유전체 구조를 이용하여 소형화한 방향성 결합기를 2GHz 대역에서 설계하여 실제로 제작하여 측정한 결과를 제시한다. 종래의 표준형 회로와 비교할 때, 동일한 성능을 유지하면서도 회로의 크기가 49.4%만큼 감소한 결과가 소개된다.

• Proceedings of the KAIS Fall Conference
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• 2009.05a
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• pp.300-302
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• 2009

적층형 가유전체 구조는 유효유전율과 유효투자율은 주어진 표준형 전송선로의 경우보다 증가하므로 결과적으로 전송선로의 길이를 짧게 할 수 있는 장점이 있다. 따라서 회로의 소형화에 유용하게 사용될 수 있는데, 본 논문에서는 한 예로써 대표적인 무선 회로인 윌킨슨 전력분배기의 소형화된 회로에 대하여 기술하고 있다. 표준형 회로와 적층형 가유전체 구조를 이용하여 소형화한 윌킨슨 전력분배기를 2GHz 대역에서 설계하여 실제로 제작하여 측정한 결과를 제시한다. 종래의 표준형 회로와 비교할 때, 동일한 성능을 유지하면서도 회로의 크기가 32%만큼 감소한 결과가 소개된다.