• 대한전자공학회논문지TC
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• 제42권1호`
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• pp.39-47
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• 2005

고속 데이터 전송에 대한 요구가 높아질수록 고속 처리에 대한 요구가 증가하게 되고, 그 결과 통신 시스템에서 하드웨어 구현의 범위가 더 확장되고 있다. 본 논문에서 고려하는 802.16 표준을 기반으로 설계된 BWA 시스템에서는 전송할 MAC PDU를 생성하기 위해 필요한 정의를 생성하는 MAC 계층의 상위부는 소프트웨어에 의해 처리하고, 이 정보를 받아서 MAC PDU를 생성하는 단계부터 실제 전송이 이루어지는 모뎀은 하드웨어에 의해 구현한다. 본 논문에서는 MAC과 PHY 계층 간의 효율적인 메시지 전달을 수행하는 인터페이스 하드웨어를 설계한다. 이 회로는 전송수렴 부계층(transmission convergence sublayer; TC)을 포함한 다음의 기능을 수행한다. (1) MAC PDU(protocol data unit)와 TC PDU 간의 포맷팅, (2) RS 부호화 또는 복호화, (3) DL MAP과 UL MAP을 해석하여 전송 슬롯과 버스트 프로파일의 변조 기법에 맞추어 상향 링크와 하향 링크의 트래픽을 제어하고, 모뎀에 그 정보에 대한 제어 신호를 제공하는 기능을 수행한다. 이외에도 가입자국에는 경쟁 방식의 메시지 전송시 충돌을 피하기 위해 TBEB(truncated binary exponential backoff) 알고리즘을 수행하는 블록이 포함된다. 이상의 모든 기능들을 수행하는 VLSI 구조를 VHDL에 의해 구현 및 검증하였다.

• 한국전자파학회논문지
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• 제14권7호
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• pp.750-755
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• 2003

본 논문에서는 새로운 형태의 3-라인 발룬을 제안하였다. 먼저 3-라인 발룬의 등가회로를 제시하였고, 이등가회로의 각 포트에서의 전압과 전류의 관계를 이용하여 임피던스 행렬,［Z］를 구하고 이를［S］파라미터로 변환하여 제시하였다.［S］파라미터를 이용하여, 제시한 등가회로가 발룬으로 동작할 수 있도록 하는 설계식을 도출하였다 본 논문에서 제안한 등가회로와 설계식의 타당성 및 유용성을 검증하고자 2.4 GHz ISM 대역에서 동작하는 MLC(Multi-layer Ceramic) 칩 발룬을 설계하였고, LTCC(Low Temperature Co-fired Ceramic) 기술을 이용하여 제작하였다. 새로운 3-라인 발룬의 등가회로와 LTCC 기술을 이용한 다층구조를 동시에 적용함으로써 2012사이즈의 초소형 발룬을 구현할 수 있었다. 제작된 발룬의 측정 결과는 3차원 전자장 시뮬레이션 결과 와 매우 유사하였고, 넓은 대역에서 매우 우수한 위상 및 진폭 평형 특성을 보였다. 본 논문에서 제안한 3 라인 발룬은 본 논문에서 보인 것처럼 LTCC 기술을 이용하여 매우 쉽게 구현이 가능할 뿐만 아니라 인쇄회로기판 상의 마이크로 스트립라인 등을 이용하여도 구현이 가능하며 작은 사이즈의 우수한 특성을 가진 발룬이 요구되는 무선랜이나 블루투스 등의 무선 통신 시스템 등에 매우 유용하게 적용될 수 있다.

• 한국전자파학회논문지
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• 제22권11호
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• pp.1078-1091
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• 2011

본 논문은 스파이럴 공진기(spiral resonators)와 CSRR(Complementary Split Ring Resonator)를 이용하여 삼중 대역 저지 특성을 갖는 UWB 안테나를 두 가지 타입으로 제안하였다. 제안된 안테나의 대역 저지 특성 분석을 위해 스파이럴 공진기와 CSRR의 구조 및 등가 회로를 통해 해석하였다. 첫 번째 타입의 안테나의 측정 결과는 1.16~12 GHz에서 VSWR<2 이하를 만족하였고, 3.3~3.85 GHz, 5.15~6.1 GHz, 8.025~8.5 GHz에서 대역 저지 특성이 나타났다. 두 번째 타입 안테나의 측정 결과는 1.79~12 GHz에서 VSWR<2 이하를 만족하였고, 3.3~3.88 GHz, 5.12~5.94 GHz, 8.025~8.51 GHz에서 대역 차단 특성이 나타났다. 측정결과를 통해 제안된 안테나는 노치대역을 제외하고 UWB 전 대역을 만족하였다.

• 전자공학회논문지D
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• 제35D권10호
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• pp.39-50
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• 1998

넓은 통과대역과 좁은 천이대역폭을 갖는 디지털 필터는 이동통신 장비의 CODEC이나 의료장비등에 사용된다. 이러한 주파수 특성을 갖는 디지털 필터는 다른 주파수 특성의 디지털 필터에 비해 계수 및 내부신호의 양자화 영향을 크게 받기 때문에 긴 워드 길이가 요구되며 이로 인해 칩의 면적 및 소모 전력이 증가한다. 본 논문에서는 이러한 주파수 특성을 갖는 디지털 필터의 저전력 구현을 위하여 CPL (Complementary Pass-Transistor Logic), 격자 웨이브 디지털 필터와 수정된 DIFIR (Decomposed & Interpolated FIR) 알고리듬을 이용한 설계 방법을 제시한다. CPL에서의 단락전류 성분을 줄이기 위하여 PMOS 몸체효과, PMOS latch 및 weak PMOS를 이용하는 3가지 방법에 대해 시뮬레이션을 통하여 비교한 결과 전파지연, 에너지 소모 및 잡음여유 면에서 PMOS latch를 사용하는 방법이 가장 유리하였다. 통찰력을 가지고 CPL 회로를 최적화하기 위해 CPL 기본구조에 대해 시뮬레이션 결과로부터 전파지연과 에너지 소모에 대한 경험식을 유도하여 트랜지스터의 크기를 정하는데 적용하였다. 또한 필터계수를 CSD (Canonic Signed Digit)로 변환하고 계수 양자화 프로그램을 이용하여 필터계수의 non-zero 비트수를 최소화시켜 곱셈기를 효율적으로 구현하였다. 알고리듬 측면에서 하드웨어 비용을 최소화하기 위해 수정된 DIFIR 알고리듬을 사용하였다. 시뮬레이션 결과 제안된 방법의 전력 소모가 기존 방법보다 38% 정도 감소되었다.

• 한국컴퓨터정보학회논문지
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• 제16권1호
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• pp.31-38
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• 2011

RAM 기반 3-D 신경망은 2진 신경망(Binary Neural Network, BNN)에 복수개의 정보 저장 비트를 두어 교육의 반복 횟수를 누적하도록 구성된 가중치를 가지지 않는 신경회로망으로서 한 번의 교육만으로 학습이 이루어지는 효율성이 뛰어난 신경회로망이다. MRD(Maximum Response Detector) 기법을 이용한 3-D 신경망의 인식 방법은 지도 학습에 기반을 둔 것으로서 학습을 통해 신경망 스스로가 범주를 구분할 수 없으며 잘 구분된 범주의 학습 데이터를 통해서만 성능을 발휘할 수 있다. 본 논문에서는 기존 3-D 신경 회로망에 학습 데이터의 구분 없이 신경망 자체가 입력 패턴에 따라 학습하여 범주를 구분하는 비지도 학습 알고리즘을 제안한다. 제안된 비지도 학습 알고리즘에 의해 신경회로망은 판별자의 수를 스스로 조절할 수 있는 구조를 가지게 되며 이는 망의 유연한 확장성을 보장한다. 0에서 9까지의 다중 패턴으로 구성된 오프라인 필기체 숫자를 무작위로 추출하여 학습 패턴으로 인식 실험을 수행하였으며 실험을 통해 신경망이 스스로 비지도 학습에 의해 판별자의 수를 결정하게 되며 이것은 신경망이 각각의 필기체 숫자에 대한 개념을 가지게 되는 것으로 해석할 수 있다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.1-8
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• 2005

본 논문에서는, 1.8V 6bit 2GSPS Nyquist CMOS A/D 변환기를 제안한다. 6bit의 해상도와 초고속의 샘플링과 입력 주파수를 만족시키면서 저 전력을 구현하기 위하여 Interpolation Flash type으로 설계되었다. 같은 해상도의 Flash A/D 변환기에 비해 프리앰프의 수가 반으로 줄기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모 작게 할 수 있다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 One-zero Detecting Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위하여 Averaging Resistor와 SNDR을 향상시키기 위한 Track & Hold, 제안하는 Buffered Reference를 설계하여 최종적으로 2GSPS Nyquist 입력의 A/D converter 출력 결과를 얻을 수가 있었다. 본 연구에서는 1.8V의 공급전압을 가지는 0.18$\mu$m 1-poly 3-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮음을 확인 할 수 있었다. 실제 제작된 칩은 측정결과 2GSPS에서 SNDR은 약 36.25dB로 측정되었고, Static 상태에서 INL과 DNL은 각각 $\pm$0.5LSB 로 나타났다. 유효 칩 면적은 977um $\times$ 1040um의 면적을 갖는다.

• 대한전자공학회논문지TC
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• 제40권1호
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• pp.24-36
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• 2003

IMT-2000 서비스의 전송제한은 3GPP에 규정하고 있다. IS-95A 서비스보다 IMT-2000 서비스는 3배의 대역폭을 가짐으로 해서 Peak to Average가 높아졌고, 이 때문에 인접채널에 대한 영향을 줄이는 쪽으로 더 주위 깊게 설계하여야 하는 어려움이 발생하였다. 이러한 요소에 가장 민감하게 동작하는 모듈이 이동통신 시스템에 최종단에 위치하여 멀리까지 서비스를 가능케 하는 HPA(High Power Amplifier)이다. HPA는 Pl㏈ 근처에 동작시킴으로 인해 3차 5차 신호로 인해 인접채널에 영향을 미치며, 신호가 포화됨으로 인해 왜곡이 발생한다. 이에 HPA를 어떻게 선형화 시킬 수 있을 것이냐가 중요한 요소로써 작용하는데, 본 논문에서는 가장 복잡한 구조로 이루어져 있지만 선형화 방법에 있어 탁월한 개선 능력을 갖는 Feed-forward 방식을 설계 제작하였다. 본 논문은 Feed-forward의 1차 궤환부인 신호 제거 궤환부에서 얻어진 전류를 검출하여 알고리즘을 수행케 함으로써 환경변화에서도 무리 없이 동작하는 적응형 40Watt Feed-forward 선형화 증폭기가 되도록 하였다. 일반적인 RF 출력 신호를 검출하는 방식은 회로가 복잡하며, 합성기 출력에서 검출을 하기 때문에 신호검출의 정확성에서도 떨어지는 단점이 있다. 또한 선형화 증폭기의 최종 출력에서의 에러 신호를 감지하여 최적화시키는 알고리즘 역시 기존 방식인 Pilot 신호를 이용하지 않고 에러량 검출 방식을 적용하셔 W-CDMA용 선형화 증폭기가 되도록 하였다. 결과적으로 54㏈의 이득특성을 얻으면서 IW에서 40W 출력시까지 어느 동작에서도 30㎑ 대역폭 내에서 -26㏈m Max@3.515㎒ ACPR(Adjacent Channel Power Ratio) 특성, 48㏈c Max@±5㎒ ACLR (Adjacent Channel Leakage Power Ratio) 특성을 모두 만족하여 3GPP의 국제규격을 만족하는 선형화 증폭기가 되도록 하였다.

• 대한전자공학회논문지TC
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• 제40권7호
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• pp.293-299
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• 2003

본 논문에서는 0.1 ㎛ GaAs PHEMTs MIMIC 공정을 이용하여 V-band에서 사용 가능한 고 성능의 sub-harmonic mixer를 제안하였다. LO신호의 n차 하모닉 성분을 이용하기 위해서는 LO신호 전력의 필연적인 감쇠가 있다. 이러한 단점을 극복하기 위하여 본 논문에서는 주파수를 혼합하기 위한 APDP(anti-parallel diode pair) 구조에 0.1 ㎛ PHEMT (pseudomorphic high electron mobility transistors)를 각 단에 연결시켜 LO 신호의 4차 성분을 이용하는데 있어 주요한 성능 향상을 이루었다. PHEMT 다이오드 와 PHEMT를 0.1 ㎛의 게이트 길이를 갖는 동일 공정을 통하여 구현하였고 CPW (Coplanar Waveguide) 라이브러리를 개발하여 제안된 회로를 설계하였다. 또한 상대적으로 낮은 주파수의 출력 IF 단에는 출력 주파수의 선택성을 좋게 하기 위하여 Lumped 소자를 이용하여 정합회로를 구성하여 RF 입력 신호와 LO 신호의 출력단 유입을 억제하였다. 제작된 sub-harmonic mixer의 특성을 측정한 결과 입력 RF 주파수가 60.4 ㎓, LO 주파수가 14.5 ㎓일 때, 0.8 ㏈의 변환이득 특성을 얻었으며, LO-to-IF, LO-to-RF 격리 특성을 측정한 결과 동작영역에 걸쳐 50 ㏈ 이상의 높은 격리 특성을 나타내었다.

• 전자공학회논문지SC
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• 제38권1호
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• pp.27-34
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• 2001

[ $GF(2^m)$ ]의 기약 3항식인 $x^m+x+1$을 이용한 승산기 알고리즘은 Mastrovito에 의해 제안되었다. 본 논문에서는 기약 3항식 $x^m+x+1$에서 1$GF(2^m)$상의 원시 기약 3 항식을 전개하여 회로를 간략화 하였으며, 제안된 승산기 설계는 규칙적이며 모듈러 구조, 그리고 간단한 제어신호를 요하기 때문에 VLSI 실현이 용이하다고 사료된다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.65-72
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• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.