• Proceedings of the KIPE Conference
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• 2012.07a
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• pp.140-141
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• 2012

본 논문은 새로운 역률보상회로를 적용한 플러그인 하이브리드 전기 자동차 탑재형 완속 충전기(On-Board Charger, OBC)를 제안한다. 제안하는 완속 충전기용 역률보상회로 (Power Factor Correction, PFC)는 기존의 부스트 컨버터를 기본으로 하는 역률보상회로와 동일한 개수의 회로 부품과 입 출력전압 관계를 가진다. 회로 구조상 전파 정류된 DC 전압을 저장하는 입력 커패시터와 입력 인덕터의 에너지가 저장되는 출력 커패시터가 직렬 결합되어 DC-link 전압을 형성하므로 출력 커패시터의 동작전압(Working voltage)을 낮출 수 있어 단가절감이 가능하다. 제안된 역률보상 회로를 적용한 플러그인 하이브리드 전기 자동차 탑재형 완속 충전기에 대한 동작 특성을 해석하고 시뮬레이션을 통해 타당성을 검증한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.7
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• pp.44-51
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• 2010

This paper proposes the architecture of high-performance Viterbi decoder circuit. The proposed circuit does not require additional memory to calculate the branch metrics because it uses the characteristics of the branch data. The speed of the Viterbi decoder circuit is increased up to 75% by rearranging the path metric data in SRAM and registers properly for fast add-compare-select operations. We described the proposed Viterbi decoder circuit in Verilog HDL and synthesized the gate-level circuit using 130nm standard cell library. The synthesized circuit consists of 8,858 gates and its maximum operating frequency is 130MHz.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.173-174
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• 2013

전기장만으로 에너지를 전송하는 전계결합형 비접촉 충전기술은 송수신부를 매개하는 AC링크를 구성하는 전극쌍의 정전용량확보에 한계가 있으므로, 이를 잘 활용하기 위한 송수신회로가 요구된다. 따라서 본 논문에서는 이를 감안하여 전계결합형 에너지전송에 적합한 매칭변압기를 사용한 E급 송수신회로 구조를 제안한다. 제안된 구조에서 AC-링크 캐패시터의 낮은 정전용량을 감안한 최적 설계방식을 제안하고 회로설계에 따른 성능을 모의실험을 통해 예측한다.

• Proceedings of the KIPE Conference
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• 2019.07a
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• pp.130-132
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• 2019

본 논문에서는 위상 천이 풀 브릿지 컨버터와 공진형 하프 브릿지 컨버터를 통합한 구조에서 새로운 센터탭 클램프 회로를 적용하였다. 하프 브릿지 컨버터가 통합되어 있는 구조를 통하여 기존 위상 천이 풀 브릿지 컨버터가 가지고 있는 여러 단점을 개선할 수 있으며, 또한 제안하는 클램프 회로를 통해 이차측 전압 스트레스 및 출력 커패시터의 사이즈 측면에서 개선점을 갖는다. 이러한 장점들을 통해 효율과 비용 측면에서 큰 효과를 갖는다. 3.3 kW 의 프로토타입을 통해 실험으로 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.9
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• pp.68-73
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• 2009

This paper presents an easily modifiable structure of a serial peripheral interface (SPI) that is suitable for efficient testing of CMOS RF integrated circuits. The proposed SPI Is designed so that the address size and the accompanying software can be easily adjusted and modified according to the requirements and complexity of RF IC's under development. The hardware architecture and software algorithm to achieve the flexibility are described. The proposed SPI is fabricated in $0.13{\mu}m$ CMOS and successfully verified experimentally with a 2.7GHz fractional-N delta-sigma frequency synthesizer as a device under test.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.1
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• pp.68-75
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• 2007

A single chip NFC transceiver supporting not only NFC active and passive mode but also 13.56MHz RFID reader and tag mode was designed and fabricated. The proposed NFC transceiver can operate as a RFID tag even without external power supply which has dual antenna structure for initiator and target. The area increment due to additional target antenna is negligible because the target antenna is constructed by using a shielding layer of initiator antenna. The analog front end circuit of the proposed NFC transceiver consists of a transmitter and receiver of reader/writer block supporting NFC initiator or RFID reader mode, and a tag circuit for target of passive NFC mode or RFID tag mode. The maximum baud rate of the proposed NFC device is 212kbps by using UART serial interface. The chip has been designed and fabricated using a Magnachip's $0.35{\mu}m$ double poly 4-metal CMOS process, and the effective area of the chip is 2200um by 3600um.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.2
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• pp.85-92
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• 2009

This paper proposes a full-search block-matching motion estimation circuit with hybrid architecture combining systolic arrays and adder trees for an MPEG-4 encoder. The proposed circuit uses systolic arrays for motion estimation with a small number of clock cycles and adder trees to reduce required circuit resources. The interpolation circuit for 1/2 pixel motion estimation consists of six adders, four subtracters and ten registers. We improved the circuit performance by resource sharing and efficient scheduling techniques. We described the motion estimation circuit for integer and 1/2 pixels at RTL in Verilog HDL. The logic-level circuit synthesized by using 130nm standard cell library contains 218,257 gates and can process 94 D1($720{\times}480$) image frames per second.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.214-215
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• 2011

RF 플라즈마의 경우 일반적인 싱글 랑뮤어 프루브를 사용하여 I-V 파형을 구하는 경우에, 우리는 시평균한 값만을 구할 수 있다. 일반적인 플라즈마 반응 챔버의 구조상, 양 전극의 크기가 다르기 때문에, 시간에 따라 진동하는 플라즈마 포텐셜의 형태는 정확한 사인파의 형태가 아니다. 그렇기 때문에 플라즈마 포텐셜에 따라서 진동하는 데이터를 시평균한 값에는 DC 오프셋 성분이 나타난다. 이러한 DC 오프셋값은 랑뮤어 프루브를 통한 플라즈마 포텐셜 측정시에 오차로 나타난다. 우리는 DC 오프셋에 의한 에러값을 보정하기 위해 멀티 프루브를 사용할 수 있다. 가장 흔하게 쓰이는 듀얼 랑뮤어 프루브의 경우를 살펴보면, 내부의 전원이 플로팅되어 있으며 전압인가를 위한 회로 또한 접지에서 절연되어 있기 때문에, 플라즈마 포텐셜이 시간에 따라 흔들려도 전체적인 전위가 플라즈마 포텐셜과 함께 움직이기 때문에, 앞에서 말한 DC 오프셋에 의한 오차를 줄일 수있다는 장점이 있다. 그러나, 이를 위하여는 회로의 절대적인 플로팅이 필요하지만 실제 듀얼 랑뮤어 프루브의 전원 회로를 구현시에는, 트랜스포머 등을 사용하여 회로를 절연시켜도 회로에 기생적으로 발생하는 콘덴서 성분 때문에 플로팅에 영향을 받을 수 있다. 또한 양극과 음극 사이의 내부 임피던스가 다르게 나타난다. 실제로 기존의 듀얼 랑뮤어를 가지고 RF 플라즈마를 측정할 때에, 듀얼 랑뮤어 프루브의 두 팁 간에 서로 다른 전압-전류 파형이 나타나곤 한다. 이러한 두 팁간의 전압-전류 파형의 차이는 두 팁이 물리적으로 완전히 동일한 구조를 가질 수 없기 때문에 발생 하기도 하지만, 위에서 밝힌 원인에 의해서도 발생한다. 이로 인하여 듀얼 랑뮤어 프루브에 의한 I-V 파형은 이론 상 원점을 대칭으로 한 기함수의 형태이어야 하는데, 실제 측정 결과를 보면 이러한 대칭 형태의 모양을 보기 힘들다. 우리는 이에 이를 보정하기 위하여 위상이 180도 차이가 나는 두 개의 삼각파 발생 전원을 각각 듀얼 랑뮤어 프루브의 양 팁에 인가하여 두 팁 간의 내부 저항과 기생 임피던스 등을 일치시킨 프루브를 디자인하였으며 이 프루브를 이용한 실험에서, 비교적 완벽하게 원점에 대하여 대칭하는 I-V 커브를 구할 수 있었다. 이에 이 논문에서는 새로운 회로와 이 회로로 이루어진 듀얼 랑뮤어 프루브를 사용하여 플라즈마를 진단하는 방법에 대하여 기술한다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.12 no.5
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• pp.713-721
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• 2001

In this paper, parasitic patches gap-coupled microstrip antenna and stacked microstrip patch antenna combined with parallel coupled lines, which are a kind of wideband impedance matching network, are proposed to get the wider bandwidth. The iterative method using a distributed network is proposed to design the parallel coupled lines as a wideband impedance matching network. Measurements show that the proposed antennas provide wider bandwidths ~1.6 times and ~1.5 times those of conventional parasitic gap-coupled microstrip patch antenna and stacked microstrip patch antenna. In addition, measured radiation patterns show no serious variation of radiation patterns though the parallel coupled lines is added. The antenna gain is, however, lowered about 1 dB and 0.5 dB by the coupling loss in the parallel coupled lines.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.101-104
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• 2016

In this study, we propose an algorithm to simulate the function of the coupling structure and having two neurons to find out exactly recover the temporary or permanent position errors that can occur during operation in a digital circuit was separated by function, a 3x3 array. If any particular part in the combined cells are differentiated cells have a problem that function to other cells caused an error and perform the same function are subjected to a step of apoptosis by the surrounding cells. Designed as a function block in the function and the internal structure having a cell structure of this digital circuit proposes an algorithm.