• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.578-580
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• 2017

IoT 기술의 발전으로 IoT 기기들 사이의 통신에 보안이 중요해지고 있으며, 다양한 보안 알고리즘을 사용하고 있다. 많은 대칭 키 알고리즘 중에 AES (Advanced Encryption Standard) 알고리즘은 높은 보안성으로 지금까지 사용하고 있다. 본 논문에서는 효율적인 AES 알고리즘의 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 암호화 모듈과 키 생성 모듈에 4단 파이프라인 구조를 적용하여, 높은 처리량과 낮은 지연시간을 가진다. 총 512비트의 일반 텍스트를 46 사이클에 처리가 가능하다. 제안하는 하드웨어 디자인은 65nm 공정에서 1.18GHz의 최대 주파수와 13Gbps의 처리량을 가지며, 180nm 공정에서 800MHz의 최대 주파수와 8.9Gbps의 처리량을 가진다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.1082-1084
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• 2011

최근 스마트폰의 보급률이 급격하게 증가함에 따라 스마트폰 사용자들이 요구하는 어플리케이션들도 더욱 다양해지고 어플리케이션들의 효율성 또한 높아져야하는 상황이다. 또한 대부분의 스마트폰 어플리케이션들이 데이터를 효율적으로 저장, 관리하기 위해서 DataBase를 이용하고 있다. 비록 하드웨어기술이 눈부시게 발전하기는 했지만, 아직까지는 제한적인 스마트폰 기기의 하드웨어 환경상 효율적인 어플리케이션을 개발하기 위해서는 DataBase를 효율적으로 설계하고 각종 쿼리문을 적절하게 활용하여 최적의 성능을 제공할 수 있도록 구현되어야 한다. 따라서 본 연구는 변경사항이 적은 Data는 SQLite를 이용하여 스마트폰 어플리케이션 내부의 DataBase에 저장하고, 변동이 잦은 Data는 별도의 Server DataBase를 이용하여 스마트폰과의 네트워크 통신을 이용한 연동을 통해 어플리케이션의 내용이 업데이트 되도록 설계하였다.

• 전자공학회논문지CI
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• 제37권3호
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• pp.45-55
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• 2000

본 논문에서는 영상처리를 위한 웨이브렛 변환 디지틀 필터 설계의 하드웨어 구조를 제안한다. 웨이브렛 변환을 위하여 필터 뱅크 피라미드 알고리즘을 이용하고 각각의 필터는 FIR 필터로 구현하였다. 그리고 메모리 제어기를 하드웨어로 구현하여 DWT 계산이 수행되므로 단순한 파라미터 입력만으로 영상 데이터의 다중해상도 분해를 효율적으로 처리할 수 있었다. 본 논문에서의 영상처리 결과는 FPGA의 하드웨어적 제한으로 인한 11bit의 가수처리 때문에, 512×512 흑 백영상에 대하여 33㏈의 PSNR이 나타났다. 그리고 QMF(Quadrature Mirror Filter)의 특성을 이용하여 DWT(Discrete Wavelet Transform) 계산에 필요한 승산기의 수를 절반으로 줄임으로써 하드웨어의 크기도 감소하였다. 그러므로 제안된 방법은 하드웨어 크기의 감소에 따른 영상처리의 효율성을 증대할 수 있다. DWT 필터 뱅크의 제안된 하드웨어 설계는 VHDL 코딩으로 설계합성을 하여 테스트 보드가 제작되었으며, 실행프로그램은 MFC++로, 영상복원 디코드 응용프로그램은 C++언어를 이용하여 구현하였다.

• 한국통신학회논문지
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• 제38A권9호
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• pp.773-781
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• 2013

허프 변환은 데이터 손실 및 왜곡이 포함된 영상에서도 직선 정보 추출에 용이한 장점이 있어 컴퓨터 비전 분야의 응용분야에 널리 사용되어 왔다. 그러나 허프 변환의 보팅 과정은 비효율적인 연산구조와 많은 메모리 접근횟수로 인해 실시간 처리 임베디드 비전 시스템에 적용하는데 한계가 있다. 이에 본 논문에서는 허프 변환의 개선된 보팅 정책을 제시하고, 이를 적용하여 적은 하드웨어 자원 사용량으로 실시간 성능을 만족하는 허프 변환의 하드웨어 구조를 제안한다. 제안된 보팅 정책은 인접한 픽셀 간의 관계를 이용하여 보팅 연산 과정의 오버헤드를 줄였으며, 하드웨어 재사용성을 높임으로서 효율적인 연산구조를 가진다. 이러한 개선된 보팅 정책을 적용한 제안된 하드웨어 구조는 인접한 픽셀들의 보트 값을 병렬적으로 연산하고 저장하여 시간당 처리량을 높인다. 제안 구조의 장점은 순차적 연산 방식 대비 매우 적은 추가 하드웨어 자원만으로 이러한 성능 향상을 위한 병렬화를 달성한다는 것이다.

• 전자공학회논문지
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• 제50권6호
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• pp.138-144
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• 2013

XRF 시스템에서 디지털 방식으로 펄스를 합성하는 기술은 현재 다양하게 발전 되면서 기존의 아날로그 방식을 대신하고 있다. XRF 시스템에서는 펄스의 높이를 분석하기 위해 주로 trapezoidal 필터를 사용한다. 본 논문에서는 trapezoidal 필터의 하드웨어 구현을 위한 효율적인 구조를 제안한다. 또한 측정 오차가 기존 알고리즘에 의한 오차의 절반으로 감소되면서 효율적인 하드웨어 구현이 가능한 최대값 검출 알고리즘을 제안한다. 제안한 알고리즘은 하드웨어 언어인 Verilog HDL로 설계하고 FPGA로 구현하였으며 테스트보드를 제작하여 성능을 검증하였다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.681-684
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• 2008

블루투스 베이스밴드에서는 송신한과 수신단의 데이터의 모뎀 인터페이스와 맞물려 FEC(forward Error Check)를 수행한다. 잘 설계한 FEC는 데이터 페이로드 재전송 효율성과 직결되기 때문에 FEC 설계방식이 매우 중요하다. 본 논문에서는 하드웨어의 효율성을 높이고 면적을 줄이기 위하여 1/3와 2/3 방식의 FEC를 설계하였다. 패킷 헤더는 항상 3번 반복 방식의 1/3 rate FEC로 설계하였고 2/3 FEC는 (15, 10) 방식의 축약 해밍코드를 기반으로 하여 각각의 데이터 패킷에 적용하였다. 설계한 하드웨어 FEC는 Verilog HDL로 기술하고 검증하여 자동 합성방식으로 합성하였다. 합성된 하드웨어 FEC는 기준으로 삼는 베이스밴드 마이크로콘트롤러의 동작주파수인 40MHz에서 정상적으로 동작하였다.

• 한국정보통신학회논문지
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• 제13권1호
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• pp.29-36
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• 2009

본 논문은 모바일 폰 카메라의 적용을 위한 자동노출 (AE, Auto Exposure)기능의 알고리즘 및 하드웨어 설계에 관한 것이다. 자동노출기능은 카메라로 촬영하기 위한 피사체의 밝기를 적절하게 하기 위해 자동으로 노출을 조정해 주는 기능이며 기존의 자동노출 기능은 마이크로 컨트롤러(MCU)에 의해 수행됨으로써 고비용과 느린동작속도 등의 문제점이 있었다. 본 논문에서는 마이크로 컨트롤러를 사용하지 않고 하드웨어로 구현 가능한 자동노출 기능의 알고리즘을 개발함으로써 시스템의 제작비용 및 동작 속도 등 기존 시스템에 대한 단점을 개선할 수 있도록 하였다. 하드웨어 자원사용의 효율성을 고려하여 알고리즘을 제안하였으며 제안된 알고리즘의 하드웨어 설계와 설계된 시스템을 실제 모바일 폰 카메라 센서에 적용하여 테스트함으로써 개발된 자동노출 기능을 확인하였다.

• 대한전자공학회논문지TC
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• 제39권10호
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• pp.11-20
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• 2002

본 논문에서 제 2세대 및 2.5세대 유럽 이동통신 표준인 GSM/GPRS에서 사용하는 MLSE 등화기의 하드웨어/소프트웨어 통합 설계를 제시한다. 이를 위해 Viterbi 알고리즘을 기본으로 하는 상관 방식(correlation)의 MLSE 기법 적응 등화기에 대한 알고리즘을 분석하고, TI사의 TMS320C5x 시뮬레이터를 사용하여 등화기의 연산량을 추정하였으며, 삼성의 0.5㎛ standard cell library (STD80)를 이용한 로직합성을 통해 하드웨어 크기를 추정하였다. 이를 기반으로 연산 요구량이 많은 블록에 대해 전용의 하드웨어로 구현함으로써 DSP의 연산 부담을 줄일 수 있다. 또한 연산 요구량이 적은 나머지 블록은 DSP로 설계하여 비교적 간단한 시스템 설계 방법을 결정할 수 있다. 이러한 설계방법을 이용하여 등화기의 효율적인 하드웨어/소프트웨어 통합 설계를 제안한다.

• 한국통신학회논문지
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• 제41권11호
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• pp.1507-1514
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• 2016

Full-image guided filter는 커널 윈도우 영역만 필터링에 반영되는 기존의 커널 윈도우 기반 가이드 필터와 달리 가중치 전파 도식과 양방향 모델이 적용되어 영상의 모든 픽셀이 필터링에 반영된다. 이로써 가이드 필터의 경계 보존과 평활화 등의 가이드 이미지 필터의 특성을 유지하면서도 계산 복잡도를 개선할 수 있다. 본 논문에서는 full-image guided filter의 더 빠른 처리가 필요한 스테레오 비전 및 각종 실시간 시스템 분야에 적용될 수 있도록 효율적인 하드웨어 구조를 제안하였다. 필터링 프로세스에서 발생하는 각종 데이터의 종속성 분석과 영상의 PSNR 분석, 데이터 빈도 분석 등을 통하여 적합한 하드웨어 구조를 제안하였다. 또한 양방향 모델이 적용된 가중치 연산 모듈의 휴식 구간이 최소화되도록 효율적인 스케줄링을 하였고 실시간 처리가 가능하게 하였다. 제안한 하드웨어 구조는 동부하이텍 0.11um 표준셀 라이브러리로 합성하였을 경우 최대 동작주파수 214MHz(384*288 영상: 965 fps)와 76K(내부 메모리 제외) 게이트의 하드웨어 복잡도를 나타냈다.