• Proceedings of the Korean Information Science Society Conference
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• 2006.10a
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• pp.433-436
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• 2006

하드웨어 개발에 있어서 데이터의 신속한 처리와 공정의 저렴한 비용을 위해 많은 부분이 조합회로로 설계된다. 기능 검사는 하드웨어 개발에 있어서 설계의 기능을 분석하는 중요한 설계 흐름이다. 하지만 복잡한 기존의 기능 검사의 절차는 사용자의 요구에 의해 하드웨어 시스템이 복잡해지고 정보산업의 발전에 따라 개발 주기가 점점 빨라지는 시장의 특성으로 인해 설계자에게 많은 시간적 경제적인 부담감을 준다. 본 논문에서는 설계자에게 가중되는 부담을 극복하고 효율적인 조합회로의 기능 검사를 위한 정형적 방법을 제시하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.487-489
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• 2001

현재 임베디드 시스템을 위한 객체지향 개발 방법론이 많이 제시되고 있지만, 이들 방법론에서 요구사항 분석 모델은 하드웨어와 소프트웨어를 포함하는 임베디드 시스템의 특징을 반영하지 못하고 있다. 즉, 개발하고자 하는 시스템의 경계를 명확히 하지 못하고 있다. 본 논문에서 제시하고 있는 중첩된 구조의 유즈케이스 모델에서는 하드웨어를 포함한 시스템 경계와 소프트웨어 시스템 경계를 나누고 이와 관련된 모델링 요소들-액터와 유즈케이스-을 명확히 구분한다. 명확한 시스템 경계는 시스템의 환경을 포함한 시스템을 이해하는 데 도움을 주며, 하드웨어 측면의 개발이 소프트웨어 측면의 개발에 선행하는 일반적인 임베디드 시스템 개발 과정에 적합하고, 이후 분석 과정과도 자연스럽게 연결된다. 또한 제시된 유즈케이스 모델을 이용한 모델링 절차를 제시하며, 모델의 구성요소를 효율적으로 추출할 수 있는 방법을 제시 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.863-864
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• 2009

운영체제는 컴퓨터 하드웨어와 컴퓨터 사용자 사이에 놓인 중간자 구실을 하는 프로그램의 집합으로 정의한다. 운영체제의 목표는 사용자가 프로그램을 수행할 수 있는 편리한 환경을 제공하는 것이다. 즉, 운영체제는 컴퓨터 시스템을 쉽게 사용할 수 있도록 지원하고 컴퓨터 하드웨어를 효율적으로 사용하는 방법을 지원하는 시스템 프로그램이다. 따라서 운영체제는 컴퓨터를 사용할 때 없어서는 안될 핵심 소프트웨어로 하드웨어와 소프트웨어와 데이터를 관리하는 핵심 역할을 수행한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.1515-1518
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• 2009

최적정규기저(Optimal Normal Basis)를 이용한 $GF(2^m)$상의 곱셈은 ECC(Elliptic Curve Cryptosystems: 타원곡선 암호시스템) 및 유한체 산술 연산의 하드웨어 구현에 적합하다는 것은 잘 알려져 있다. 본 논문에서는 최적정규기저의 하드웨어적 장점을 이용하여 합성체(Composit Field)상의 곱셈기를 제안하며, 기존에 제안된 합성체상의 곱셈기와 비교 및 분석한다. 제안된 곱셈기는 최적정규기저 타입 I, II의 대칭성과 가수의 중복성을 이용한 열벡터의 재배열에 따른 XOR 연산의 재사용으로 낮은 하드웨어 복잡도와 작은 지연시간을 가진다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.27-29
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• 2022

최근 인공지능 애플리케이션이 많이 사용되고 이러한 애플리케이션에서 데이터 희소성이 높아지고 있어 이러한 희소 데이터를 효율적으로 처리하기 위한 하드웨어 구조들이 많이 소개되고 있다. 본 논문에서는 희소 데이터 처리 시 전력 소모량을 낮출 수 있는 새로운 하드웨어 구조를 제안한다. 일반적인 인공지능 하드웨어에서 많이 사용되는 시스톨릭 어레이 구조를 기반으로 하며, 제안된 저전력 PE 가 희소 데이터 처리시 희소하지 않은 데이터 처리 시보다 최대 2 배의 전력 소모량을 줄일 수 있는 것으로 나타났다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.1B
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• pp.18-28
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• 2004

Efficient hardware implementation of address lookup is one of the most important design issues of internet routers. Address lookup significantly impacts router performance since routers need to process tens-to-hundred millions of packets per second in real time. In this paper, we propose a practical IP address lookup structure based on the binary tree of prefixes of different lengths. The proposed structure produces multiple balanced trees, and hence it solve the issues due to the unbalanced binary prefix tree of the existing scheme. The proposed structure is implemented using pipelined binary search combined with a small size TCAM. Performance evaluation results show that the proposed architecture requires a 2000-entry TCAM and total 245 kbyte SRAMs to store about 30,000 prefix samples from MAE-WEST router, and an address lookup is achieved by a single memory access. The proposed scheme scales very well with both of large databases and longer addresses as in IPv6.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.43 no.5 s.311
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• pp.44-59
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• 2006

This paper describes the efficient implementation of DNA sequence generate system with genetic algorithm for reducing computation time of NACST. The proposed processor is based on genetic algerian with fitness functions which would suit the point of reference for generated sequences. In order to implement efficient hardware structure, we used the pipelined structure. In addition our design was applied the parallelism to achieve even better simulation time than the sequence generator system which is designed on software. In this paper, our hardware is implemented on the FPGA board with xc2v6000 devices. Through experiment, the proposed hardware achieves 467 times speed-up over software on a PC and sequence generate performance of hardware is same with software.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.44 no.4 s.316
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• pp.51-59
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• 2007

In this paper, we propose an efficient hardware architecture for H.264/AVC CAVLC (Context-based Adaptive Variable Length Coding) decoding which used for baseline profile and extended profile. Previous CAVLC architectures are consisted of five step block and each block gets effective bits from Controller block and Accumulator. If large number of non-zero coefficients exist, process for getting effective bits has to iterates many times. In order to reduce this unnecessary process, we propose two techniques, which combine five steps into four steps and reduce process to get efficiency bit by skipping addition step. By adopting these two techniques, the required processing time was reduced about 26% compared with previous architectures. It was designed in a hardware description language and total logic gate count was 16.83k using 0.18um standard cell library.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.32 no.10C
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• pp.1025-1031
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• 2007

This paper proposes an area-efficient pipeline FFT processor for MIMO-OFDM systems with four transmitting and four receiving antennas. Since the MIMO-OFDM system transmits multiple data streams, the complexity for the MIMO-OFDM system with a single-channel FFT processor increases linearly with the increase of the number of transmit channels. The proposed FFT processor is based on multi-channel structure, and therefore it can efficiently support multiple data streams. With the mixed radix algorithm, the number of non-trivial multiplications of the proposed FFT processor is decreased. The proposed FFT processor is synthesized with CMOS $0.18{\mu}m$ process and reduces the logic gates by 25% over a 4-channel Radix-4 multi-path delay commutator (R4MDC) FFT processor. Since the MIMO-OFDM FFT processor is one of the largest modules in the systems, the proposed FFT processor will be a vast contribution improvement to the low complexity design of MIMO-OFDM systems.

• KSBB Journal
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• v.20 no.3
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• pp.149-163
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• 2005

Recently preparative liquid chromatography (PLC) has been used more frequently to separate drugs and natural substances. This modern separation methodologies require reliable tools that perform on a high level in terms of efficiency and reproducibility. However, large-scale PLC easily tends to reduce the yield and purity of the product. To promote the separation efficiency of PLC, we need to properly understand the controlling effects of the process, which may enable to predict the process and to improve the design and operation of PLC. Progress in computer technology allows the use of sophisticated models, provided their parameters can be measured. Some hardwares as well as softwares for PLC were already commercially available. In this work, the separation characteristic of PLC will be reviewed and compared on both the software and the hardware.