• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2016.06a
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• pp.258-259
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• 2016

일반적으로 UHD 방송 편집 시스템에서 UHD 영상의 데이터양이 막대하기 때문에 실시간 전송을 위해 코덱과 함께 압축하여 편집 서버로 혹은 편집 서버로부터 스트림 형태로 전송한다. BT.1120 형태로 전송 송출된 SDI (Serial Digital Interface) 내장 음향 데이터는 영상과 달리 보조 데이터 영역에 다른 메타 데이터들과 함께 합성되어 전송 송출되기 때문에 추출 및 합성이 상대적으로 어렵다. 특히 재생을 위해서는 영상 코덱으로부터의 출력 영상과의 동기를 고려해야 하고 음향 데이터를 BT.1120 표준에 맞춰 보조 데이터 영역에 합성해야하기 때문에 개발에 어려움이 있다. 이에 본 논문은 UHD 영상/음향 데이터의 실시간 획득/재생 시스템에서의 SDI 내장 음향 데이터의 추출 및 합성을 위한 FPGA (Field Programmable Gate Array) 기반 하드웨어 플랫폼을 제안하였다. 또한, 이를 위한 음향 데이터 추출 로직과 합성 로직을 HDL(Hardware Design Language) 설계하여 FPGA 내에 탑재하고 카메라/디스플레이/편집 서버와 통합하였다. 시험 결과 4K 60fps 데이터에서 정상적으로 영상과 음향을 분리/획득 및 합성/재생하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.2
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• pp.227-233
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• 2000

In this paper, we present a new high-level data path synthesis algorithm which solves the two design problems, namely, scheduling and allocation, with power minimization as a key design parameter. From the observations in previous works on data path synthesis for low power, we derive an integer programming (IP) formulation for the problem, from which we then develop an efficient heuristic to carry out the scheduling and allocation simultaneously. Our experimental results demonstrate that the proposed algorithm is very effective in saving power consumption of circuits significantly.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.145-148
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• 2016

In this paper, we propose a design of Intra Prediction angular mode decision for high-performance HEVC encoder. Intra Prediction works by performing all 35 modes for efficient encoding. However, in order to process all of the 35 modes, the computational complexity and operational time required are high. Therefore, this paper proposes comparing the difference in the value of the original image pixel, using an algorithm that determines Angular mode efficiently. This new algorithm reduces the Hardware size. The hardware which is proposed was designed using Verilog HDL and was implemented in 65nm technology. Its gate count is 14.9k and operating speed is 2GHz.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.90-97
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• 2006

In this paper, we present a cost-effective architecture of high-speed soft-decision Viterbi decoder for Multi-band OFDM(MB-OFDM) systems. In the design of modem for MB-OFDM systems, a parallel processing architecture is general]y used for the reliable hardware implementation, because the systems should support a very high-speed data rate of at most 480Mbps. A Viterbi decoder also should be designed by using a parallel processing structure and support a very high-speed data rate. Therefore, we present a optimized hardware architecture for 4-way parallel processing Viterbi decoder in this paper. In order to optimize the hardware of Viterbi decoder, we compare and analyze various ACS architectures and find the optimal one among them with respect to hardware complexity and operating frequency The Viterbi decoder with a optimal hardware architecture is designed and verified by using Verilog HDL, and synthesized into gate-level circuits with TSMC 0.13um library. In the synthesis results, we find that the Viterbi decoder contains about 280K gates and works properly at the speed required in MB-OFDM systems.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.17 no.11
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• pp.1247-1263
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• 1992

VHDL, which is the IEEE standard HDL, has gradually become popular in the area of hardware design, the VHDL Environment developed in this study consists of VHDL Support Environment and VHDL Using Environment. The VHDL Support Environment is composed of Analyzer, CDFG Generator for synthesis, Synthesizer, and VHDL Generator converting CDFG to VHDL. The VHDL Using Environment provides users with more convenient access to the VHDL Support Environment. The VHDL Using Environment allows accessing the tools in the VHDL Support Environment through Graphical User Interface. VHDL program can be automaticaly generated from schematics in the VHDL Using Environment.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10b
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• pp.232-237
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• 2007

컴퓨터 시스템의 설계는 알고리즘 수준의 모델링에서부터 시제품 수준까지 시스템을 구체화해 나가는 일련의 과정이다. 시스템 구현의 구체화 과정에는 단순하고 반복적인 구현이 많이 포함되며, 이 과정에서 많은 오류가 발생한다. 이러한 오류는 개발자가 알고리즘 수준에서는 드러나지 않는 복잡하고 아키텍처 의존적인 하드웨어-소프트웨어 동기화 메커니즘의 개발과 같은 시스템 구현의 구체화 과정을 모두 떠안고 있기 때문에 발생하는 것이다. 이 논문에서는, 이러한 문제를 극복하기 위하여, 알고리즘을 데이터 플로우로 모델링하면 이로부터 합성 가능한 하드웨어 플랫폼과 동기화 로직, 그리고 동기화를 위한 드라이버 소프트웨어 일제를 자동 생성하는 설계 과정을 제시하고자 한다. 제시된 설계 과정은 자체 개발한 통합 설계 도구 상에 구현되었으며, 이를 통해서 개발된 H.263 디코더 예제를 상용의 RTL 통합 시뮬레이션 도구인 Seamless CVE와, SoC 프로토타이핑 환경인 Altera Excalibur 시스템 상에서 테스트하여 그 완성도를 검증하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.681-684
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• 2008

Bluetooth baseband performs FEC (forward error check) at the interface of transmitter and receiver modem. Well-designed FEC means directly the efficiency of retransmission of the data payload therefore design optimization is very important. In this paper, we designed a optimal 1/3, 2/3 type of FEC. 1/3 FEC. which performs 3 times customary repetition was designed for packet header, and 2/3 FEC was designed for data packets with (15, 10) reduced hamming code. The proposed hardware FEC block was described and verified using Verilog HDL and later to be automatically synthesized. The synthesized FEC block operated at 40Mhz normal clock speed of the target baseband microcontroller.

• The Transactions of the Korea Information Processing Society
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• v.7 no.11
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• pp.3556-3565
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• 2000

가상 프로토타입(Virtual Prototyping: VP) 방법론을 이용하면 내장형 시스템을 설계하고 구현할 때에 비용을 절감하면서 제품의 개발기간을 단축할 수 있다. VP는 S/W component, H/W component 그리고 S/W 와 H/W를 연결하는 Interface component로 구성되어 진다. VP의 구성 요소중 H/W component를 구현하는 방법은 여러 가지가 있었으나 시스템 명세 언어로부터는 하드웨어 컴포넌트로 구현하는 방법을 고려하고자한다. 그러나 시스템 명세 언어로부터 생성된 H/W component 용 VHDL 코드는 항상 합성 가능한 코드라고 할 수 없다. 본 논문에선 시스템 명세 언어로부터 검증을 용이하게 하는 하드웨어 구현을 위하여 명세언어로써 SpecCharts를 이용하고 이로부터 동기적 의미론을 만족하는 합성 가능한 VHDL 코드를 생성하는 방법론을 제시한다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.253-256
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• 2001

G.UTE ADSL 모뎀에 적합한 주파수 영역 프로세서의 구조를 제안하였다. 주파수 영역의 연산과정에 대한 알고리듬 수준의 최적화를 수행하였고, 하드웨어 자원할당에 따른 설계의 효율성도 분석하였다. 제안된 프로세서는 한 개의 실수 곱셈기와 두 개의 실수 덧셈기를 병렬로 연결한 구조를 가지며, 기존의 연구결과에 비해 작은 하드웨어 크기를 차지한다. 설계된 시스템은 삼성 0.35㎛ 표준셀 라이브러리를 사용하여 합성하였으며, G.LITE ADSL 모뎀에 적합하게 적은 하드웨어 자원으로 필요한 연산을 효율적으로 수행한다.

• Annual Conference of KIPS
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• 2000.10b
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• pp.1453-1456
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• 2000

국내에서는 전자상거래 진흥을 도모하고 정보사회에서의 국가 경쟁력을 확보하기 위해 128비트 블록암호알고리즘인 SEED를 발표하였다. 본 논문에서는 SEED의 하드웨어적인 응용을 위하여 외부 인터페이스를 고려한 고속의 하드웨어 구현에 대하여 연구하였다. VHDL을 이용하여 모델링 하였으며 시뮬레이션 및 합성 과정을 거쳐 수행을 검증하였다.