• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.11
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• pp.92-100
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• 2009

In this paper, we analyze the hardware architecture of Low Density Parity Check (LDPC) decoder using Log Likelihood Ration-Belief Propagation (LLR-BP) decoding algorithm. Various design issues that affect the decoding performance and the hardware complexity are discussed and the tradeoffs between the hardware complexity and the performance are analyzed. The message data for passing error probability is quantized to 7 bits and among them the fractional part is 4 bits. To maintain the decoding performance, the integer and fractional parts for the intrinsic information is 2 bits and 4 bits respectively. We discuss the alternate implementation of $\Psi$(x) function using piecewise linear approximation. Also, we improve the hardware complexity and the decoding time by applying overlapped scheduling.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.6
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• pp.104-110
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• 2008

In this paper, a novel 2-level-search sphere decoding algorithm for multiple-input multiple-output (MIMO) detection and its VLSI implementation are presented. The proposed algorithm extends the search space by concurrently performing symbol detection on 2 level of the tree search. Therefore, the possibility of discarding good candidates can be avoided. Simulation results demonstrate the good performance of the proposed algorithm in terms of bit-error-rate (BER). From the proposed algorithm, an efficient very large scale integration (VLSI) architecture which incorporates low-complexity and fixed throughput features is proposed. The proposed architecture supports many modulation techniques such as BPSK, QPSK, 16-QAM and 64-QAM. The sorting block, which occupies a large portion of hardware utilization, is shared for different operating modes to reduce the area. The proposed hardware implementation results show the improvement in terms of area and BER performance compared with existing architectures.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.11C
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• pp.940-948
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• 2008

This paper presents a low-power, low-complexity design and implementation results of a high speed multiple-input multiple-output orthogonal frequency division multiplexing (MIMO-OFDM) wireless LAN (WLAN) baseband processor. The proposed processor is composed of the physical layer convergence procedure (PLCP) processor and physical medium dependent (PMD) processor, which have been optimized to have low-power and reduced-complexity architecture. It was designed in a hardware description language (HDL) and synthesized to gate-level circuits using 0.18um CMOS standard cell library. As a result, the proposed TX-PLCP processor reduced the power consumption by as much as 81% over the bit-level operation architecture. Also, the proposed MIMO symbol detector reduced the hardware complexity by 18% over the conventional SQRD-based architecture with division circuits and square root operations.

• Broadcasting and Media Magazine
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• v.24 no.4
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• pp.120-131
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• 2019

고해상도 영상 서비스 증가와 Youtube, Netflix와 같은 OTT 중심의 동영상 시청 환경 변화에 따라, 기존 대비 높은 압축률을 목표로 하는 새로운 비디오 코덱 표준들이 활발히 개발되고 있다. 그 중 가장 대표적인 것은 MPEG에서 개발 중인 VVC(Versatile Video Coding)로 기존 HEVC(High Efficiency Video Coding) 대비 2배의 압축률 달성을 목표로 하고 있다. 하지만 압축률 향상을 위한 새로운 부호화 도구들의 복잡도가 점점 증가함에 따라, 하드웨어 복호화기 구현시 많은 어려움이 있을 것으로 예상된다. VVC 표준화에서는 이런 어려움을 극복하기 위하여, 하드웨어 구현 관점에서 부호화 도구들을 최적화하고 이를 사용함에 있어 몇가지 제약들을 정의하고 있다. 본 논문에서는 현재 VVCCD 및 VTM 6.0 소프트웨어 기준으로 하드웨어 복호화기 구현을 고려하여 채택된 부호화 도구 및 제약에 대하여 분석한다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.805-807
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• 2005

H.264/AVC의 프레임내 예측기법은 현 매크로블록의 이웃픽셀들로부터 예측값을 추출함으로써 인트라 픽처의 압축률을 높이는데 크게 기여했다. 그러나 모든 매크로블록에 대해 총 17가지의 후보 모드를 검사해야 하기 때문에, 전체 부호화기의 복잡도를 상당히 상승시키는 요인이기도 하다. 본 논문에서는 이 문제를 해결하기 위해, 기존의 움직임 추정 전용 하드웨어로 주로 사용되는 1차원 시스톨릭 어레이 구조에 부가적인 하드웨어를 장착하여, 움직임 추정뿐만 아니라 프레임 내 예측까지 가능한 하드웨어 구조를 제안한다. 병렬적으로 끊김이 없는 수행을 위해 프레임내 예측 알고리즘을 약간 수정했으나, 이것은 화질이나 비트스트림 크기에 영향을 거의 미치지 않는다. 제안된 구조는 연산에 대한 명령어 개수로 비교할 때, ARM 기반 시스템에서 얻을 수 있는 성능의 10배에서 40배에 달하는 높은 성능을 보여준다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.646-648
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• 1999

본 논문에서는 RSA 암호 알고리즘의 핵심 계산 과정인 모듈로 곱셈 연산의 효율적인 하드웨어 구현을 위해 새로운 알고리즘과 하드웨어 구조를 제시한다. 기존의 몽고메리 알고리즘이 LSB 우선 방법을 사용한 것과는 달리 여기서는 MSB 우선 방법을 사용하였으며, RSA 암호 시스템에서 키가 일정 기간 동안 변하지 않고 유지된다는 점에 착안해 계수(Modulus)에 대한 보수(Complements)를 미리 계산해 놓고 이를 이용하여 모듈로 감소 처리를 간단히 덧셈으로 치환하도록 하였다. 보수들을 저장할 몇 개의 레지스터와 그들 중 하나를 선택하기 위한 간단한 멀티플렉서(Multiplexer)만을 추가함으로써 몽고메리 알고리즘이 안고 있는 홀수 계수 조건과 사후 연산이라는 번거로움을 없앨 수 있다. 본 논문에서 제안하는 알고리즘은 하드웨어 복잡도가 몽고메리 알고리즘과 비슷하며 그 내부 계산 구조를 보여주는 DG(Dependence Graph)의 지역 연결성 (Local Connection), 모듈성(Modularity), 데이터의 규칙적 종속성 (Regular Data Dependency)등으로 인한 실시간 고속 처리를 위한 VLSI 구현에 적합하다.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.48 no.5
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• pp.123-128
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• 2011

In this paper, we design the CA-CFAR processor using a root-square approximation approach and a fixed-point operation to improve hardware complexity and reduce computational effort. We also propose CA-CFAR processor with multi-window, which is capable of concurrent parallel processing. The proposed architecture is synthesized and implemented into the FPGA and the performance is compared with the conventional processor designed by root-square libarary licensed by FPGA corporation.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.10 no.2
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• pp.192-197
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• 2017

In this paper, image filter optimization method based on common sub-expression elimination is proposed for low-power image feature extraction hardware design. Low power and high performance object recognition hardware is essential for industrial robot which is used for factory automation. However, low area Gaussian gradient filter hardware design is required for object recognition hardware. For the hardware complexity reduction, we adopt the symmetric characteristic of the filter coefficients using the transposed form FIR filter hardware architecture. The proposed hardware architecture can be implemented without degradation of the edge detection data quality since the proposed hardware is implemented with original Gaussian gradient filtering algorithm. The expremental result shows the 50% of multiplier savings compared with previous work.

• ETRI Journal
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• v.14 no.4
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• pp.1-9
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• 1992

본 고는 확산대역 시스팀에서 많이 사용되고 있는 상관기를 이용한 초기동기 장치의 하드웨어 복잡성과 초기동기에 소요되는 시간을 줄일 수 있는 부분 상관기를 제안하고 이의 성능을 컴퓨터 시뮬레이션을 통해 분석하였다. 시뮬레이션을 통하여 입력 SNR 에 따라서 부분상관기의 출력값을 분별지수로 구함으로써, 통신환경에 따른 적절한 부분 상관기의 길이를 구할 수 있었다. 즉 통신환경의 변화에 대해서 초기동기에 소요되는 시간과 하드웨어의 복잡성을 최대한 줄일 수 있는 상관기의 최적 길이를 구할 수 있었다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 1995.06a
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• pp.15-18
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• 1995

본 연구에서는 유럽의 Eureka-147 시스템을 모델로 하여 디지털 오디오 방송 수신기의 규격을 결정하였고, OFDM 시스템에 적합한 동기 검출 방법 및 채널 특성 추정 방법과 하드웨어의 복잡도를 반으로 줄일 수 있는 변복조 알고리즘을 제안하였다. 항상 최적의 결과를 얻을 수 있는 Viterbi 알고리즘을 DSP를 사용하여 구현하였으며, 채널 부호화, 오디오 부호화 등에 대한 알고리즘 분석과 하드웨어 구현에 대한 연구가 수행되었다.[1]