• Proceedings of the Korean Information Science Society Conference
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• 2001.10b
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• pp.13-15
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• 2001

진화 하드웨어(Evolvable Hardware: EHW)는 환경에 적응하여 스스로 하드웨어 구성을 변경할 수 있는 하드웨어로서 최근에 많은 관심과 함께 연구가 이뤄지고 있다. 하지만, 하드웨어의 복잡도가 증가할수록 진화를 위해 탐색해야 하는 해공간의 크기가 기하급수적으로 증가하기 때문에 아직까지 복잡한 하드웨어에 대해서는 좋은 활용방안을 찾지 못하고 있다. 이 논문에서는 이런 복잡한 하드웨어를 모듈별로 나눠서 진화시키는 방법을 제시하여 좀더 효율적인 진화의 가능성을 보인다. 기존에 주로 사용되던 회로 진화 디자인과 이를 모듈별로 나눠서 진화하는 방식을 실험을 통해 비교하고, 효과적으로 진화시간을 단축할 수 있음을 보인다.

• Journal of KIISE:Software and Applications
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• v.31 no.10
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• pp.1364-1373
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• 2004

Recently Evolvable Hardware (EHW) is widely studied to design effective hardware circuits that can reconfigure themselves according to the environment. However, it is still difficult to apply for complicated circuits because the search space increases exponentially as the complexity of hardware increases. To remedy this problem, this paper proposes a method to evolve complex hardware with a modular approach. The comparative experiments of some digital circuits with the conventional evolutionary approach indicate that the proposed method yields from 50 times to 1,000 times faster evolution and more optimized hardware.

• Journal of IKEEE
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• v.19 no.1
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• pp.45-51
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• 2015

Recently, as WPAN (Wireless Personal Area Network) becomes the necessary feature in IoT (Internet of Things) devices, the importance of data security also hugely increases. In this paper, we present the low-complexity 128-bit AES-$CCM^*$ hardware IP for IEEE 802.15.4 standard. For low-cost and low-power implementation which is essentially required in IoT devices, we propose two optimization methods. First, the folded AES(Advanced Encryption Standard) processing core with 8-bit datapath is presented where composite field arithmetic is adopted for reduced hardware complexity. In addition, to support $CCM^*$ mode defined in IEEE 802.15.4, we propose the mode-toggling architecture which requires less hardware resources and processing time. With the proposed methods, the gate count of the proposed AES-$CCM^*$ IP can be lowered up to 57% compared to the conventional architecture.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.31-33
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• 2003

기능 검사(function simulation)란 하드웨어 시스템의 설계시 모델의 기능, 성능, 표준 준수 여부, 그리고 다른 상위 수준 조건의 관점에서 그 설계를 분석하는 중요한 설계 흐름이다. 하지만 복잡한 기존의 기능 검사의 절차는 사용자의 요구에 의해 하드웨어 시스템이 점점 복잡해지고 정보산업의 발전에 따라 개발 주기가 점점 빨라지는 시장의 특성으로 인해 설계자에게 많은 시간적 경제적인 부담감을 준다. 본 논문에서는 설계자에게 가중되는 부담을 극복하고 보다 효율적인 하드웨어 시스템의 모델링 및 기능 검사를 위해 오토마타 동치성 검사를 통한 하드웨어 시스템의 논리적 정확성 확인 방법론을 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.183-184
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• 2009

영상 확대 기술을 담당하는 업스케일러를 설계 할 때 보간 기법의 선택은 매우 중요하다. 적용하는 보간 기법에 따라 출력되는 영상의 화질과 스케일러 내부의 연산량 및 하드웨어 복잡도가 결정되기 때문이다. 디지털 영상 처리 기술의 발달과 함께 성능이 좋은 여러 가지 보간 기법들이 개발되어 오고 있지만 알고리즘의 복잡도를 고려하지 않은 기법들은 실시간 처리와 하드웨어 적용에 부적합한 경우가 많다. 비교적 좋은 성능을 보여주는 Cubic interpolation 역시 인접 화소 보간 기법이나 선형 보간 기법과 비교하면 훨씬 더 많은 연산량을 요구한다. 이런 높은 연산량의 대부분은 픽셀의 밝기값에 곱해지는 계수를 구하기 위한 복잡한 계산에서 기인한다. 따라서 본 논문에서는 cubic interpolation 의 복잡도를 낮춰 하드웨어 적용에 적합하도록 하기 위하여 LUT(Look-up Table)을 이용하는 방법을 제안하고 실험을 통해 그 결과를 보인다.

• Journal of KIISE:Information Networking
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• v.29 no.6
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• pp.625-634
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• 2002

Cryptography is the methods of making and using secret writing that is necessary to keep messages private between two parties. Cryptography is compute-intensive algorithm and needs cpu resource excessively. To solve these problems, there exists hardware approach that implements cryptographic algorithm with hardware chip. In this paper, we presents the design and implementation of cryptographic hardware and compares its performance with software cryptographic algorithms. The experimental result shows that the hardware approach causes high I/O overheads when it transmits data between cryptographic board and host cpu. Hence, low complexity cryptographic algorithms such as DES does not improve the performance. But high complexity cryptographic algorithms such as Triple DES improve the performance with a high rate, roughly from two times to Sour times.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.12A
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• pp.1387-1395
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• 2004

Turbo decoder inherently requires large memory and intensive hardware complexity due to iterative decoding, despite of excellent decoding efficiency. To decrease the memory space and reduce hardware complexity, various design issues have to be discussed. In this paper, various design issues on Turbo decoder are investigated and the tradeoffs between the hardware complexity and the performance are analyzed. Through the various simulations on the fixed-length analysis, we decided 5-bits for the received data, 6-bits for a priori information, and 7-bits for the quantization state metric, so the performance gets close to that of infinite precision. The MAX operation which is the main function of Log-MAP decoding algorithm is analyzed and the error correction term for MAX* operation can be efficiently implemented with very small hardware overhead. The size of the sliding window was decided as 32 to reduce the state metric memory space and to achieve an acceptable BER.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.521-523
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• 2003

본 논문에서는 프로그램 가능한 셀룰라 오토마타(Programmable Cellular Automata, PCA)를 이용한 곱셈기를 제안한다. 본 논문에서 제안한 구조는 연산 후 늘어나는 원소의 수를 제한하기 위하여 이용되는 기약다항식(irreducible polynomial)으로서 All One Polynomial(AOP)을 사용하며, 주기적 경계 셀룰라 오토마타(Periodic Boundary Cellular Automata, PBCA)의 구조적인 특성을 사용함으로써 정규성을 높이고 하드웨어 복잡도와 시간 복잡도를 줄일 수 있는 장점을 가지고 있다. 제안된 곱셈기는 시간적. 공간적인 면에서 아주 간단히 구성되어 지수연산을 위한 하드웨어 설계나 오류 수정 코드(error correcting code)의 연산에 효율적으로 이용될 수 있을 것이다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.35 no.4C
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• pp.337-342
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• 2010

In this paper, a new architecture for digit-parallel/bit-serial GF($2^m$) multiplier with low complexity is proposed. The proposed multiplier operates in polynomial basis of GF($2^m$) and produces multiplication results at a rate of one per D clock cycles, where D is the selected digit size. The digit-parallel/bit-serial multiplier is faster than bit-serial ones but with lower area complexity than bit-parallel ones. The most significant feature of the digit-parallel/bit-serial architecture is that a trade-off between hardware complexity and delay time can be achieved. But the traditional digit-parallel/bit-serial multiplier needs extra hardware for high speed. In this paper a new low complexity efficient digit-parallel/bit-serial multiplier is presented.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.10a
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• pp.735-738
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• 2001

디지털 캠코더에서 이용하는 영상 압축 방식인 DV 부호화방식은 DCT와 가변장 부호화 방식을 이용한다. DV 방식은 하드웨어 복잡도가 낮은 반면 압축된 비트 율이 약 26Mbps로 높은 편이다. 따라서 스튜디오에서 낮은 복잡도로 영상을 부호화 한 후 VOD 시스템에서 이용하기 위하여 MPEG-2로 변환부호화 할 필요가 있다. 이때의 두 압축방식이 DCT를 이용하므로, DCT영역에서 변환부호화 하면 중간과정을 줄일 수 있어서 계산상의 복잡도를 줄일 수 있다. 본 논문에서는 DV방식에서 MPEG-2의 인트라로 변환부호화시, DV방식의 4:1:1 색차포맷을 MPEG-2의 4:2:2 색차 포맷으로 변환할 때 변환영역에 있는 데이터에 미리 계산된 행렬을 곱하여 병렬처리가 가능하게 설계하였다. 또한 MPEG-2 율제어는 중요한 서브 블록의 분산을 완전히 DCT영역에서 계산하여 하드웨어 복잡도를 줄였다. 색차포맷변환부 하드웨어 구현을 위하여 VHDL로 코딩한 후 FPGA-EXPRESS(synopsys), ALTERA MAX-PLUS II를 사용하여 모의실험을 하였다. 각 모듈별로 기능을 검증한 후, FPGA EXPRESS(synopsys)를 사용하여 합성 및 검증을 하였다.