• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (2)
• /
• pp.13-15
• /
• 2001

진화 하드웨어(Evolvable Hardware: EHW)는 환경에 적응하여 스스로 하드웨어 구성을 변경할 수 있는 하드웨어로서 최근에 많은 관심과 함께 연구가 이뤄지고 있다. 하지만, 하드웨어의 복잡도가 증가할수록 진화를 위해 탐색해야 하는 해공간의 크기가 기하급수적으로 증가하기 때문에 아직까지 복잡한 하드웨어에 대해서는 좋은 활용방안을 찾지 못하고 있다. 이 논문에서는 이런 복잡한 하드웨어를 모듈별로 나눠서 진화시키는 방법을 제시하여 좀더 효율적인 진화의 가능성을 보인다. 기존에 주로 사용되던 회로 진화 디자인과 이를 모듈별로 나눠서 진화하는 방식을 실험을 통해 비교하고, 효과적으로 진화시간을 단축할 수 있음을 보인다.

• 한국정보과학회논문지:소프트웨어및응용
• /
• 제31권10호
• /
• pp.1364-1373
• /
• 2004

진화 하드웨어(Evolvable Hardware)는 환경에 적응하여 스스로 구성을 변경할 수 있는 하드웨어로 생산성 향상 및 독창적 회로설계를 위해 최근 널리 연구되고 있다 하지만, 하드웨어의 복잡도가 증가할수록 진화를 위해 탐색해야 하는 해공간의 크기가 기하급수적으로 증가하기 때문에 아직까지 복잡한 하드웨어에 대해서는 좋은 활용방안을 찾지 못하고 있다. 이 논문에서는 좀더 효율적인 설계를 위하여 복잡한 하드웨어를 모듈별로 나누어 진화시키는 방법을 제시한다. 몇 가지 회로를 기존 회로 진화 설계방식과 제시하는 모듈진화 방식으로 실험하여 비교한 결과 약 50배에서 1,000배까지의 세대절약 효과를 얻을 수 있었으며, 좀더 최적화된 하드웨어를 얻을 수 있었다.

• 전기전자학회논문지
• /
• 제19권1호
• /
• pp.45-51
• /
• 2015

최근 IoT(Internet of Things) 기기를 위한 근거리 무선 네트워크 시스템이 널리 활용되면서 점차 보안의 필요성이 증가하고 있다. 본 논문에서는 IEEE 802.15.4 호환 WPAN 기기를 위한 낮은 복잡도를 갖는 128-bit AES-$CCM^*$ 하드웨어를 효율적으로 구현하였다. WPAN 기기에서는 하드웨어 자원과 전력 소모가 매우 제한되기 때문에, 다양한 최적화 기법을 적용하여 낮은 복잡도를 갖는 AES-$CCM^*$ 하드웨어를 구현해야 한다. 본 논문은 하드웨어의 복잡도를 줄이기 위해 composite field 연산을 채택하면서 8-bit 데이터 패스를 갖는 folded AES processing core를 제안한다. 또한 IEEE 802.15.4 표준에서 정의된 $CCM^*$ 모드를 지원하기 위해 적은 하드웨어 자원을 사용하며 응답시간이 빠른 토글 구조의 AES-$CCM^*$ 제안한다. 본 논문에서 제안된 AES-$CCM^*$ 하드웨어는 기존의 하드웨어의 57%에 해당하는 게이트 수로 구현가능하다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (A)
• /
• pp.31-33
• /
• 2003

기능 검사(function simulation)란 하드웨어 시스템의 설계시 모델의 기능, 성능, 표준 준수 여부, 그리고 다른 상위 수준 조건의 관점에서 그 설계를 분석하는 중요한 설계 흐름이다. 하지만 복잡한 기존의 기능 검사의 절차는 사용자의 요구에 의해 하드웨어 시스템이 점점 복잡해지고 정보산업의 발전에 따라 개발 주기가 점점 빨라지는 시장의 특성으로 인해 설계자에게 많은 시간적 경제적인 부담감을 준다. 본 논문에서는 설계자에게 가중되는 부담을 극복하고 보다 효율적인 하드웨어 시스템의 모델링 및 기능 검사를 위해 오토마타 동치성 검사를 통한 하드웨어 시스템의 논리적 정확성 확인 방법론을 제안한다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2009년도 춘계학술발표대회
• /
• pp.183-184
• /
• 2009

영상 확대 기술을 담당하는 업스케일러를 설계 할 때 보간 기법의 선택은 매우 중요하다. 적용하는 보간 기법에 따라 출력되는 영상의 화질과 스케일러 내부의 연산량 및 하드웨어 복잡도가 결정되기 때문이다. 디지털 영상 처리 기술의 발달과 함께 성능이 좋은 여러 가지 보간 기법들이 개발되어 오고 있지만 알고리즘의 복잡도를 고려하지 않은 기법들은 실시간 처리와 하드웨어 적용에 부적합한 경우가 많다. 비교적 좋은 성능을 보여주는 Cubic interpolation 역시 인접 화소 보간 기법이나 선형 보간 기법과 비교하면 훨씬 더 많은 연산량을 요구한다. 이런 높은 연산량의 대부분은 픽셀의 밝기값에 곱해지는 계수를 구하기 위한 복잡한 계산에서 기인한다. 따라서 본 논문에서는 cubic interpolation 의 복잡도를 낮춰 하드웨어 적용에 적합하도록 하기 위하여 LUT(Look-up Table)을 이용하는 방법을 제안하고 실험을 통해 그 결과를 보인다.

• 한국정보과학회논문지:정보통신
• /
• 제29권6호
• /
• pp.625-634
• /
• 2002

암호화는 송수신자 사이에 메시지 전달이 비밀스럽게 이루어 질 수 있도록 보장해주는 기법이다. 이러한 암호화 알고리즘은 높은 계산량을 필요로 하며, 결과적으로 프로세서 자원을 과도하게 사용하는 문제를 가지고 있다. 이러한 문제점을 해결하기 위하여 암호화 알고리즘을 하드웨어 방식으로 구현함으로써 시스템의 부하를 줄여주는 기법이 제시되고 있다. 본 논문에서는 하드웨어 암호화 기법에 대한 설계 및 구현에 대해서 언급하고 있으며, 하드웨어 암호화 알고리즘과 소프트웨어 암호화 알고리즘에 대한 성능을 비교 분석하였다. 실험 결과에서, 계산 복잡도가 낮은 DES 알고리즘은 하드웨어 방식을 적용하여도 높은 입출력 오버헤드에 의해서 성능이 향상되지 않지만, 계산 복잡도가 높은 Triple DES는 하드웨어 방식을 적용하였을 때, 대략 2-4배 성능이 향상됨을 볼 수 있었다.

• 한국통신학회논문지
• /
• 제29권12A호
• /
• pp.1387-1395
• /
• 2004

Log-MAP 복호 알고리즘을 사용하는 터보 복호기는 뛰어난 복호 성능에도 불구하고, 반복적 연산으로 인하여 인터리버의 크기에 비례하는 많은 메모리와 높은 하드웨어 복잡도가 단점으로 지적된다. 이에 본 논문에서는 Log-MAP 복호 알고리즘 기반의 터보 복호기를 설계할 때 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고, 설계 이슈들의 변화에 따른 복호 성능을 모의실험을 통하여 비교 분석한다. 하드웨어 복잡도와 복호 성능간의 균형을 고려하여 수신정부 사전정보, 상태 메트릭을 각각 5 비트, 6 비트 그리고 7 비트로 할당하여 부동 소수점 연산의 비트오율에 근접하는 성능을 확인하였다. Log-MAP 복호 알고리즘의 주연산인 MAX*에 대한 하드웨어 복잡도와 복호 성능을 비교 분석하였다. MAX* 연산 중 계산도가 큰 오류 보정 함수를 근사화된 조합회로로 구성하여 하드웨어 부담을 줄일 수 있는 방법을 제시하였고, 윈도우 블록 길이가 32인 슬라이딩 윈도우 기법을 적용하여 적은 복호 성능 저하로 상태메트릭 저장에 필요한 메모리 공간을 감소할 수 있음을 확인하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (A)
• /
• pp.521-523
• /
• 2003

본 논문에서는 프로그램 가능한 셀룰라 오토마타(Programmable Cellular Automata, PCA)를 이용한 곱셈기를 제안한다. 본 논문에서 제안한 구조는 연산 후 늘어나는 원소의 수를 제한하기 위하여 이용되는 기약다항식(irreducible polynomial)으로서 All One Polynomial(AOP)을 사용하며, 주기적 경계 셀룰라 오토마타(Periodic Boundary Cellular Automata, PBCA)의 구조적인 특성을 사용함으로써 정규성을 높이고 하드웨어 복잡도와 시간 복잡도를 줄일 수 있는 장점을 가지고 있다. 제안된 곱셈기는 시간적. 공간적인 면에서 아주 간단히 구성되어 지수연산을 위한 하드웨어 설계나 오류 수정 코드(error correcting code)의 연산에 효율적으로 이용될 수 있을 것이다.

• 한국통신학회논문지
• /
• 제35권4C호
• /
• pp.337-342
• /
• 2010

본 논문에서는 GF($2^m$) 상에서 새로운 저복잡도 디지트병렬/비트직렬 곱셈기를 제안한다. 제안된 곱셈기는 GF($2^m$)의 다항식기저에서 동작하며, D 클럭 사이클마다 곱셈의 결과를 출력한다. 여기에서 D는 임의로 선택할 수 있는 디지트의 크기이다. 디지트병렬/비트직렬 곱셈기는 기존의 비트직렬 곱셈기 보다는 짧은 지연시간에 곱셈 의 결과를 얻을 수 있고, 비트병렬 곱셈기 보다는 적은 하드웨어로 구현할 수 있다. 따라서 회로의 복잡도와 지연 시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다. 그러나 기존의 디지트병렬/비트직렬 곱셈기는 속도 를 향상시키기 위하여 더 많은 하드웨어를 사용하였다. 본 논문에서는 하드웨어 복잡도를 낮춘 새로운 디지트병렬 /비트직렬 곱셈기를 설계한다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
• /
• pp.735-738
• /
• 2001

디지털 캠코더에서 이용하는 영상 압축 방식인 DV 부호화방식은 DCT와 가변장 부호화 방식을 이용한다. DV 방식은 하드웨어 복잡도가 낮은 반면 압축된 비트 율이 약 26Mbps로 높은 편이다. 따라서 스튜디오에서 낮은 복잡도로 영상을 부호화 한 후 VOD 시스템에서 이용하기 위하여 MPEG-2로 변환부호화 할 필요가 있다. 이때의 두 압축방식이 DCT를 이용하므로, DCT영역에서 변환부호화 하면 중간과정을 줄일 수 있어서 계산상의 복잡도를 줄일 수 있다. 본 논문에서는 DV방식에서 MPEG-2의 인트라로 변환부호화시, DV방식의 4:1:1 색차포맷을 MPEG-2의 4:2:2 색차 포맷으로 변환할 때 변환영역에 있는 데이터에 미리 계산된 행렬을 곱하여 병렬처리가 가능하게 설계하였다. 또한 MPEG-2 율제어는 중요한 서브 블록의 분산을 완전히 DCT영역에서 계산하여 하드웨어 복잡도를 줄였다. 색차포맷변환부 하드웨어 구현을 위하여 VHDL로 코딩한 후 FPGA-EXPRESS(synopsys), ALTERA MAX-PLUS II를 사용하여 모의실험을 하였다. 각 모듈별로 기능을 검증한 후, FPGA EXPRESS(synopsys)를 사용하여 합성 및 검증을 하였다.