• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.6A
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• pp.526-534
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• 2005

This paper presents the structure and function of the system which automatically generates embedded processor cores using the SMDL. Accepting processor description in the SDML, the proposed system generates the processor core, consisting of the pipelined datapath and memory modules together with their control unit. The generated cores support muti-cycle instructions for proper handling of memory accesses, and resolve pipeline hazards encountered in the pipelined processors. Experimental results show the functional accuracy of the generated cores.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.05c
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• pp.223-228
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• 2002

숫자를 인식하는 방법에는 여러 가지가 있지만 단일 인식기를 구성하는 경우보다 다중 인식기를 이용하는 방법이 뛰어나다는 연구 발표가 있었다. 그래서 다중 인식에 대한 연구가 활발히 진행되고 있는데, 다중 인식기를 이용하는 방법에는 크게 직렬 조합형과 병렬 조합형이 있는데, 직렬 조합형은 인식기를 파이프라인 처럼 구성하여 순차적으로 인식하는 방법이고, 병렬조합형은 인식기를 병렬로 구성하여 인식기들의 결과를 조합하여 얻어내는 방법이다. 본 논문에서는 무제약 필기체 숫자를 인식하기 위한 병렬 파이프라인 다중 인식기의 구조와 결합 방법을 제안 하고자 한다. 조선대학교 필기체 숫자 데이터를 이용하여 실험한 결과 기존의 방법보다 비교적 높은 인식률을 나타내었다.

• 한국정보통신설비학회:학술대회논문집
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• 2004.08a
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• pp.115-118
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• 2004

본 논문에서는 파이프라인 아키텍처 기반의 네트워크 프로세서를 이용한 네트워크 시스템 개발에 대해 다룬다. 파이프라인 아키텍처는 구조상 Hazards 문제가 발생할 수 있으며 이는 시스템의 성능에 중요한 영향을 주게 된다. 또한 네트워크 프로세서는 고수준의 프로그래밍 모델을 제공하므로 고속의 패킷 처리를 위한 코드 작성이 수월하다. 따라서 파이프라인 아키텍처 기반의 네트워크 프로세서를 이용한 시스템 개발시 Hazards 문제를 피할 수 있는 방법과 효율적인 패킷 처리를 위한 코드 작성에 대한 지침을 제시하고 그 방법이 일반적인 방법보다 효율적임을 확인하였다.

• Proceedings of the IEEK Conference
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• 2008.06a
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• pp.429-430
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• 2008

FFT(Fast Fourier Transform)는 멀티미디어 통신 및 디지털 신호처리 분야, 특히 무선통신이나 디지털 방송 등에서 쓰이는 OFDM(Orthogonal Frequency Division Multiplexing)에서 필수적인 역할을 하고 있다. 본 논문에서는 파이프라인 FFT 프로세서 설계의 다양한 알고리즘 및 하드웨어 구조에 대해 살펴보고 이를 한 눈에 파악할 수 있는 설계 가이드라인을 제시한다. 또한 분석 중 Radix-2 Single-path Delay Feedback의 복소곱셈기의 비효율적인 면을 찾고 새로운 R2SDF 구조를 제안한다.

• Journal of the Korea Computer Graphics Society
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• v.12 no.3
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• pp.13-20
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• 2006

모바일 환경에서 고급 그래픽스 기술을 적용하고자 하는 시도로 최근 3D 그래픽 엔진을 탑재한 단말기가 출시되고 있다. 이 단말기는 OpenGL ES 1.x을 기준으로 고정된 파이프라인을 통해 그래픽 연산을 처리하고 있으므로 사용자가 다양한 그래픽 표현을 수행하는데 제약이 따른다. 최근 PC 환경의 그래픽 엔진에서는 고정 기능의 파이프라인이 아닌 프로그래밍 가능한 파이프라인을 제공하여 기존 고정 파이프라인에서 불가능했던 유연한 그래픽스 기술을 제공하고 있다. PC환경의 프로그래밍 가능한 파이프라인은 DirectX와 OpenGL 그래픽 라이브러리에 의해 제공되고 있지만, 모바일 환경에서는 이를 지원하기 위한 관련 제품이 아직 출시되지 않고 있는 상태이다. 본 논문에서는 2005년 9원에 발표된 프로그레밍 가능한 그래픽스 파이프라인에 대한 표준인 OpenGL ES 2.0에 기반한 효율적인 셰이더 구조와 이 의 구동방식을 제시한다. 본 연구는 PC상에서 소프트웨어로 개발되었고, 연구 결과는 그래픽스 하드웨어 설계를 위한 검증용으로 사용될 수 있을 뿐 아니라 응용 프로그래머의 모바일 콘텐츠 제작을 위하여 활용될 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.5A
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• pp.702-708
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• 2000

In this paper, we designed one-dimensional VLSI array with optimal pipeline period for high speed processing fractal image compression. The algorithm is derived which is suitable for VLSI array from axed block partition algorithm. Also the algorithm satisfies high quality of image and high compression-ratio. The designed VLSI array has optimal pipeline relied because the required processing time of PEs is distributed as same as possible. As this result, we can improve the processing speed up to about 3 times. The number of input/output pins can be reduced by sharing the input/output and arithmetic unit of the domain blocks and the range blocks.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.1
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• pp.63-73
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• 1999

This paper presents new pipeline architecure for low power and high speed digital FIR filters. The proposed architecture based on retiming technique achieves enhancement on speed by sharing the input delay stage with multiplication of input data and on power combined with supply voltage scaling down technique. An 8-tap digital FIR filter for PRML disk-drive read channels adopting the proposed pipeline architecture has been designed and fabricated with 0.8${\mu}m$ CMOS double metal process technology. Measured results show that the designed FIR filter operates to 192 MHz in average and dissipates 1.22 mW/MHz at 3.3.V power supply. As a result, the proposed architecture improves speed by about 16% and reduces power dissipation by about 23% when operating at the same throughput.

• Journal of the Korean Society of Marine Environment & Safety
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• v.25 no.6
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• pp.772-779
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• 2019

The subsea pipeline has received considerable attention as a high-value-added industry linked to the energy and steel industries including natural resource development. The design and installation of the subsea pipeline require a variety of key technologies to carry out the project. In particular, a thorough pre-verification process through pre-commissioning is essential for the safe operation of the subsea pipeline. The hydrotesting stage in the pre-commissioning process of the subsea pipeline is known to be affected significantly by the ambient temperature change; however, there is a little study based on the theoretical and numerical approach. In this study, the method of predicting the internal temperature change using the transient heat transfer method for the stage of hydrotesting during the pre-commissioning process of the subsea pipeline and the prediction method of the pressure variation in the pipeline using it were proposed. The predicted results were compared with field test results and its effectiveness was verified. The proposed analysis procedure is expected to contribute to the productivity improvement of the subsea pipeline installation project by enabling the prediction of pressure variation through pipeline heat transfer simulation from the initial design stage of the subsea pipeline installation project.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.4
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• pp.59-67
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• 2016

With the enhancement of built-in communication capabilities in various meters and wearable devices, which implies Internet of things (IoT), the demand of small-area embedded processors has increased. In this paper, we introduce a small-area 32-bit pipelined processor, Juno, which is available in the field of IoT. Juno is an EISC (Extendable Instruction Set Computer) machine and has a 2/3-stage pipeline structure to reduce the data dependency of the pipeline. It has a simple pipeline controller which only controls the program counter (PC) and two pipeline registers. It offers $32{\times}32=64$ multiplication, 64/32=32 division, $32{\times}32+64=64$ MAC (multiply and accumulate) operations together with 32*32=64 Galois field multiplication operation for encryption processing in wireless communications. It provides selective inclusion of these algebraic logic blocks if necessary in order to reduce the area of the overall processor. In this case, the gate count of our integer core amounts to 12k~22k and has a performance of 0.57 DMIPS/MHz and 1.024 Coremark/MHz.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.47 no.11
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• pp.97-104
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• 2010

This paper presents a high performance 32-bit single core AES architecture. The proposed architecture employs a 5-stage pipeline: four stages in the ShiftRows/InvShiftRows module, and one stage in the MixColumn/InvMixColumn module. Circuit size reduction has been achieved through merging of the shift rows and inverse shift rows. The mix column and inverse mix column share the same resources. Three 32-bit registers replace the conventional ten 32-bit registers in the RCON architecture. The proposed architecture has been implemented in Verilog HDL, and yields 415 Mbits/s throughput with the circuit size of 13764 gate equivalents on the 0.18um CMOS process technology. This high performance architecture is suitable for wireless network router applications.