• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.279-279
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• 2011

나노 입자를 이용한 비휘발성 메모리 소자의 전기적 특성 향상을 위하여 일함수가 Si 보다 큰 금속, 금속산화물, 금속 실리사이드 나노입자를 이용한 다양한 형태의 메모리 구조가 제안되어져 왔다.[1] 특히 이와 같은 나노 부유 게이트 구조에서 터널 절연막의 구조를 소자의 동작 속도를 결정하는데 이는 터널링 되어 주입되는 전자의 확률에 의존하기 때문이다. 양자 우물에 국한된 전하가 누설되지 않으면서 주입되는 전자의 터널링 확률을 증가시키기 위하여, dielectric constant 와 barrier height를 고려한 다양한 구조의 터널 절연막의 형태가 제안 되었다.[2-3] 특히 낮은 전계에서도 높은 터널링 확률은 메모리 소자의 동작 속도를 향상시킬 수 있다. 본 연구에서는 n형 Si 기판위에 Si3N4 및 HfAlO를 각각 1.5 nm 및 3 nm 로 atomic layer deposition 방법으로 증착하였으며 3~5 nm 지름을 가지는 $TiSi_2$ 및 $WSi_2$ 나노 입자를 형성한 후 컨트롤 절연막인 $SiO_2$를 ultra-high vacuum sputtering을 사용하여 20 nm 두께로 형성 하였다. 마지막으로 $200{\mu}m$ 지름을 가지는 Al 전극을 200 nm 두께로 형성하여 나노 부유 게이트 커패시터를 제작하였다. 제작된 소자는 Agilent E4980A precision LCR meter 및 HP 4156A precision semiconductor parameter analyzer 를 사용하여 전기용량-전압 및 전류-전압 특성분석을 하여 전하저장 특성 및 제작된 소자의 터널링 특성을 확인 하여 본 연구를 통하여 제작된 나노 부유 게이트 커패시터 구조가 메모리 소자응용이 가능함을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.313.2-313.2
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• 2013

본 연구에서는 기존에 연구된 Solar Cell 보다 구조 및 제작이 단순한 $Al/Al_2O_3/Si$(100) Solar cell을 제작하여 평가하였다. 기판으로는 p-type Si(100), 0.5~2 ${\Omega}{\cdot}cm$을 사용하여 chemical cleaning 후 ALD(Atom Layer Deposition)법으로 Al2O3 터널링 절연막을 증착하였으며, 박막의 두께를 1~10 nm로 변화시켜 MIS 커패시터의 터널링 효과를 평가하였다. MIS 커패시터의 전기적 특성평가를 위해 누설전류 밀도-전계 특성은 pA meter/DC Voltage source를 사용하였고, 커패시턴스-전압특성, D-factor 특성은 precision LCR meter를 사용하였다. $Al/Al_2O_3/Si$(100) Solar cell의 특성평가를 위해 300~1100nm 파장영역에 따른 양자 효율을 평가하기 위해 Quantum Efficiency system (QE)을 사용하였고, Stanard Test Conditions 100 $mW/cm^2$, AM1.5, $25^{\circ}C$ 조건의 Voc, Isc, Jsc, FF (Fill Factor) 및 Efficiency(%)를 평가하기 위해 Solar simulator를 이용하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.450-450
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• 2013

플래시 메모리는 소형화가 용이하고, 낮은 구동 전압과 빠른 속도의 소자 장점을 가지기 때문에 휴대용 전자기기에 많이 사용되고 있다. 현재 사용되고 있는 플로팅 게이트를 이용한 플래시 메모리 소자는 비례축소에 의해 발생하는 단 채널 효과, 펀치스루 효과 및 소자 간 커플링 현상과 같은 문제로 소자의 크기를 줄이는데 한계가 있다. 이 문제를 해결하기 위해 FinFET, nanowire FET, 3차원 수직 구조와 같은 구조를 가진 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 비례축소의 용이함과 낮은 누설 전류의 장점을 가진 FinFET 구조를 가진 낸드 플래시 메모리의 전기적 특성에 대해 조사하였다. 메모리의 집적도를 높이기 위하여 비대칭 FinFET 구조를 가진 더블 게이트 낸드 플래시 메모리 소자를 제안하였다. 비대칭 FinFET 구조는 더블 게이트를 가진 낸드 플래시에서 각 게이트 간 간섭을 막기 위해 FinFET 구조의 도핑과 위치가 비대칭으로 구성되어 있다. 3차원 TCAD 시뮬레이션툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션하였다. 낸드 플래시 메모리 소자의 게이트 절연 층으로는 high-k 절연 물질을 사용하였고 터널링 산화층의 두께는 두 게이트의 비대칭 구조를 위해 다르게 하였다. 두 게이트의 비대칭 구조를 위해 각 fin은 다른 농도로 인으로 도핑하였다. 각 게이트에 구동전압을 인가하여 멀티비트 소자를 구현하였고 각 구동마다 전류-전압 특성과 전하밀도, 전자의 이동도와 전기적 포텐셜을 계산하였다. 기존의 같은 게이트 크기를 가진 플로팅 게이트 플래시 메모리 소자에 비해 전류-전압곡선에서 subthreshold swing 값이 현저히 줄어들고 동작 상태 전류의 크기가 늘어나며 채널에서의 전자의 밀도와 이동도가 증가하여 소자의 성능이 향상됨을 확인하였다. 또한 양족 게이트의 구조를 비대칭으로 구성하여 멀티비트를 구현하면서 게이트 간 간섭을 최소화하여 각 구동 동작마다 성능차이가 크지 않음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.450-452
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• 2016

2차원 TCAD 시뮬레이션을 이용하여 L-shaped 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor; TFET)의 도핑농도에 따른 효과를 조사했다. 소스 도핑이 $10^{20}cm^{-3}$ 이상에서 subthreshold swing (SS)이 가장 낮고, 드레인 도핑농도는 $10^{18}cm^{-3}$이하로 하는 것이 음전압에 생기는 누설전류를 막을 수 있다.

• 대한전자공학회논문지TE
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• 제39권2호
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• pp.29-33
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• 2002

수소화된 p형 Si(100)표면에 대기중에서 작동하는 주사형 터널링 현미경(scanning tunneling microscopy-STM)을 이용하여 미세구조를 제작하였다. 시료의 표면처리는 HF 용액에 1분간 담가 수소화하였다. STM의 탐침은 백금합금을 역학적인 방법으로 45$^{\circ}$로 잘라서 사용하였다. STM의 바이어스 전압을 변화시켜가며 미세구조를 제작하였다. 최적의 미세구조 선폭은 30 nm이고 이 때의 바이어스 전압은 1.7V, 터널링 전류는 1nA였다.

• 한국자기학회지
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• 제10권4호
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• pp.159-163
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• 2000

절연층으로 CoO를 사용한 스핀의존성 터널링 접합 NiFe(30 nm)/CoO(t)/Co(30 nm-t)에서 터널링 자기저항성질을 연구하였다. 3-gun 스퍼터링 시스템에서 4$^{\circ}$tilt-cut (111)Si을 기판으로, 상부자성층으로 Ni$_{80}$Fe$_{20}$를 사용하였고 Co를 하부 자성층으로 사용하였다. 절연층으로 사용된 CoO른 하부 자성층 Co를 산소 플라즈마 산화법과 상온에서의 자연산화를 통해 얻었다. CoO를 플라즈마 산화법으로 얻은 경우 플라즈마 산화시간이 증가할수록 자기이력곡선에서 반강자성 물질인 CoO에 의해 NiFe와 Co의 보자력이 증가하는 것을 관찰할 수 있었다. 플라즈마 산화된 CoO의 경우, 상온에서 1mA의 감지전류를 흘려줬을 경우 최대 1.2 %의 자기저항비를 얻을 수 있었다. 자연산화법으로 CoO를 얻은 경우 감지 전류 1 mA에서 4.8 %의 자기저항비를 관찰할수 있었고, 감지전류 1.5 mA의 경우 28 %의 자기저항비와 10.9 ㏀$\times$$\mu\textrm{m}$$^2$의 값을 얻을 수 있었다. 저항$\times$면적값이 2.28 ㏀$\times$$\mu\textrm{m}$$^2$일 때 최대 120 %의 자기저항비를 얻을 수 있었다.다.

• 한국정보통신학회논문지
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• 제18권5호
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• pp.1149-1154
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• 2014

본 연구는 산화물반도체트랜지스터의 터널링 현상을 살펴보기 위해서 게이트 절연막으로서 SiOC 박막을 사용하고 채널층으로 IGZO를 이용하여 트랜지스터를 제작 하였다. SiOC 박막은 분극이 작아질수록 비정질특성이 우수해지면서 절연특성이 좋아진다. SiOC 게이트 절연막과 채널 층 사이의 계면에 존재하는 접합특성은 SiOC의 분극특성에 따라서 달려졌다. 드레인소스 전류($I_{DS}$)와 게이트소스 전압($V_{GS}$)의 전달특성은 분극이 낮은 SiOC를 사용할 경우 양방향성 전달특성이 나타나고 분극이 높은 SiOC 게이트 절연막을 사용할 경우 단방향성 전달 특성이 나타났다. 터널링에 의한 양방향성 트랜지스터의 경우 바이어스 인가 전압이 낮은 ${\pm}1V$의 영역에서 쇼키접합을 나타냈었지만 트래핑효과에 의한 단방향성 트랜지스터의 경우 오믹접합 특성을 나타내었다. 특히 양방향성 트랜지스터의 경우 터널링 현상에 의하여 on/off 스위칭 특성이 개선되었다.

• 한국자기학회지
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• 제3권1호
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• pp.29-33
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• 1993

$1{\times}10^{-6}$Torr의 진공에서 열저항 가열식 진공증착 방법으로 제작한 $Permalloy/Al_{2}O_{3}/Co$ 강자성 터널집합의 자기저항 효과를 조사하였다. 이 논문에서는 제작한 강자성 터널접합 시료의 전류-전압 특성과 자기 valve 효과를 측정하고, 시료진동형자기계로 측 정한 자기이력곡선을 통하여 터널저항의 히스테리시스성 자장 의존성을 조사하였다. 터널링은 전류-전압 특성을 측정함으로써 확인 되어진다. 자기저항의 히스테리시스 곡선은 자화의 히스테 리시스 곡선과 잘 대응한다. 측정한 자기저항비 ${\Delta}R/R$은 실온에서 약 0.6% 였다.

• 전자공학회논문지T
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• 제36T권1호
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• pp.13-18
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• 1999

본 논문은 서로 두께가 다른 실리콘 산화막의 스트레스 바이어스에 의한 트랩밀도를 조사하였다. 스트레스 바이어스에 의한 트랩밀도는 인가 시간 동안의 전류와 인가 후의 전류로 구성되어 있다. 인가 시간 동안의 트랩밀도는 직류 전류로 구성되었으며 인가 후의 트랩 밀도는 계면에서 트랩의 충전과 방전에 의한 터널링에 희해 야기되었다. 스트레스 인가 동안의 트랩밀도는 산화막 두께의 한계를 평가하는데 사용되며 스트레스 인가 후의 트랩밀도는 비휘발성 기억소자의 데이터 유지 특성을 평가하는데 사용된다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2006년도 춘계학술발표논문집
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• pp.335-338
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• 2006

전자수송층과 음극 사이에 $Al_2O_3$를 넣은 이중구조 음극을 갖는 유기발광다이오드를 제작하였다. 제작한 디바이스의 구조는 $ITO/NPB(40\;nm)/Alq_3(60\;nm)/Al_2O_3(0-1.5\;nm)/Al(120\;nm)$로 $Al_2O_3$의 두께를 변화시켰다. $Al_2O_3$의 두께가 0.3 nm일 때는 터널링에 의해서 전자주입이 증가하여 전류와 휘도가 모두 좋아졌다. 반면에 $Al_2O_3$의 두께가 0.5 nm일 때는 전류는 감소하지만 정공과 전자의 비율이 더 좋아져서 전류효율이 크게 향상되었다. 또한 $Al_2O_3$는 엑시톤이 음극과의 계면에서 발광하지 않고 소멸하는 것을 막아주어서 휘도를 증가시켰다.