• 한국전자통신학회논문지
• /
• 제8권9호
• /
• pp.1343-1349
• /
• 2013

광통신 시스템에서는 제한된 대역폭에서 최상의 성능을 얻기 위해 다양한 신호형태가 사용되고 있다. 그중에서도 CSRZ (carrier-suppressed return-to-zero) 신호는 스펙트럼 효율이 높으면서도 색분산에 대해 비교적 강인한 특성을 지니고 있어 많이 사용되고 있다. 우리는 이러한 CSRZ 신호의 중요성을 파악하고, 이전의 연구에서 CSRZ 신호의 클럭 (clock) 성분을 이용하여 색분산을 감시하는 방법을 제시한 바가 있다. 하지만, 클럭 성분을 이용하여 색분산을 감시하는 방법은 송수신단의 대역폭에 의해 그 영향을 받을 수 있다. 따라서, 본 논문에서는 CSRZ 신호에서 송수신단의 대역폭이 클럭 성분을 이용한 색분산 감시법에 미치는 영향을 분석하고, 송수신단의 대역폭이 변하더라도 그 성능이 유지될 수 있는 강인한 클럭 추출법을 제시한다.

• 한국통신학회논문지
• /
• 제30권12A호
• /
• pp.1120-1135
• /
• 2005

본 논문에서는 120 Gb/s급 NG-SDH 시스템을 위한 망동기장치를 설계 및 구현한다. 그리고 이를 바탕으로 동기클럭 모델링을 통하며 망을 구성하고 있는 NG-SDH 노드클릭의 클럭 특성과 최대노드 수를 도출하는 방법을 제시한다.

• 전자공학회논문지S
• /
• 제35S권12호
• /
• pp.1-7
• /
• 1998

본 논문에서는 10Gb/s 클럭/데이터 재생회로의 설계와 제작된 특성에 대해 기술한다. 회로는 알루미나 기판 위에 고속 IC와 초고주파 회로를 이용하여 구현하였다. 주파수와 위상 잠금(frequency and phase locked loop)을 위해 quadri-correlation 방법을 이용하였다. 주파수 잠금 범위는 150MHz 였으며 발생된 rms 지터는 1.0ps 이하였다. 이러한 클럭/데이터 재생회로를 10Gb/s광수신기에 적용하여 동작특성을 확인할 수 있었다.

• 한국정보처리학회논문지
• /
• 제7권1호
• /
• pp.235-244
• /
• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.

• 한국통신학회논문지
• /
• 제23권8호
• /
• pp.2064-2071
• /
• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.

• 전자공학회논문지
• /
• 제51권6호
• /
• pp.63-70
• /
• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• 대한전자공학회논문지SD
• /
• 제41권10호
• /
• pp.63-68
• /
• 2004

칩의 외부 클럭과 내부 클럭 사이의 스큐를 줄이기 위하여 고정밀도 동기 미러 지연 소자를 제안한다. 제안하는 동기 미러 지연 소자는 두 단계에 걸쳐서 클럭 스큐를 감소시킨다. 먼저 기존의 동기 미러 지연 소자에 의하여 동기화가 이루어진다. 그 다음, 연속 근사 레지스터에 의하여 조절되는 delay-locked loop에 의하여 세밀하게 동기화가 이루어진다. 동기화가 이루어지는데 필요한 전체 시간은 10 사이클이다. 모의 실험 결과, 제안하는 동기 미러 지연 소자는 182MHz에서 50psec의 스큐 특성을 가지며, 0.35㎛ 1-poly 4-metal CMOS 공정 하에서 3.3V의 전원 전압을 사용했을 때, 17.5mW를 소모하는 것을 알 수 있다.

• 한국통신학회논문지
• /
• 제29권12B호
• /
• pp.1037-1041
• /
• 2004

본 논문에서 위성신호를 매개로 원격지의 로컬클럭이 기준신호에 동기되는 새로운 개념의 슬레이브를럭 시스템을 제안하였으며 이 방식에 의한 실용화 가능성을 확인하였다. 새로이 제시하는 방식은 단계적인 물리계층에 의해 동기되던 기존의 방식에 비해 모든 슬레이브 국소들이 동일한 계위의 품질로 유지될 수 있는 등의 여러 가지 구조적인 장점을 지니고 있다. 슬레이브클럭 시스템의 측정결과 10-12 수준의 주파수정확도를 유지하였으며 ITU-T의 권고(G.811)를 만족하는 MTIE 특성을 보여주었다. 현재 전체적으로 자동화기능을 갖는 초기모델이 구현되었으며 가까운 시일 내에 상용화연구를 통해 통신망 동기용 노드클릭으로 사용될 수 있으리라 기대한다.

• 한국농업기계학회:학술대회논문집
• /
• 한국농업기계학회 2017년도 춘계공동학술대회
• /
• pp.164-164
• /
• 2017

스마트 돈사 환경의 복지 및 생산성 향상을 위하여 정량 분석법을 기반으로 한 모돈 관리의 중요성이 증가하고 있다. 모돈은 교배, 임신, 분만, 포유, 이유를 순환적 반복하여 이루어지는데 모돈의 관리는 돈사 농장의 생산성 및 경제성과 직결된다. 모돈 관리에 필요한 환경 및 계측정보를 획득하고 이 정보로부터 모돈의 개체관리를 극대화시키고 최적의 방안을 찾고자 지속적으로 계측이 가능한 모돈의 돈사 모니터링 시스템이 필요하다. 모돈의 행동특성 계측이 가능한 시스템이 필요한 이유는 모돈의 행동 특성(섭식 및 지제불량 등)에 상응하는 대사 불량, 질병 및 발정 징후 등을 조기에 발견할 수 있기 때문이다. 돈사 내에서 정지 상태로 판별이 되는 모돈의 지제상태(기립상태, 누운 상태, 앉은 상태)와 다르게 연속적인 움직임으로부터 판별되는 모돈의 섭식상태를 분석하기 위해서는 계측 시스템과 이를 분석해주는 시스템간의 시간적 차이를 최소화 할 수 있는 실시간 신호 처리 기술이 필수적이다. 모돈의 섭식을 정량적으로 지수화하기 위한 센서의 최소 SPS(sample per second)는 600 Hz($100Hz{\times}6$개)로서 최소 6개 ADC 채널과 최소 1,200 Hz 이상으로 샘플링 할 수 있는 마이크로 컨트롤러가 필요하다. 또한 16 비트의 분해능으로 1분 동안 연속 계측을 수행할 경우 필요한 정보량은 153,600 KByte ($1,200sample/s{\times}16bit/sample{\times}8Byte/bit$)으로 실시간 처리를 수행하기에 매우 큰 정보량이라 판단할 수 있다. 수행하고자 하는 정보처리 기법에 따라 다소 상이할 수 있으나, 1분을 주기로 모돈의 섭식 분석을 수행하고자 할 경우 최도 150 MByte의 정보량을 처리하기 위한 최소의 클럭수는 단순 대입의 경우 2.5 Mhz (clock/second) ($=1clock/Byte{\times}150MByte/60seconds$) 이며 덧셈(4 clock)의 경우 10 Mhz, 곱셈(16 clock)의 경우 40 Mhz의 클럭이 필요하다. 또한 정보의 저장 및 도시를 위해 필요한 부가적인 회로(LCD, SD메모리) 구동을 위해 필요한 클럭을 고려할 경우 추가적인 클럭이 필요하다. 이를 종합적으로 고려하여 120 Mhz ($= 40Mhz{\times}3$) 이상의 클럭이 필요하다고 판단할 수 있다. 또한 센서 계측 주기의 시간 분해능을 균등하게 유지하기 위해선 계측->도시->저장의 과정을 교차적으로 수행해야 한다. 이러한 과정을 거처 최종적으로 선정한 마이크로 프로세서는 ARM Cortex-M4이며 168 MHz로 연산 수행이 가능하여 목표하고자 하는 신호처리를 수행 할 수 있다. 현장 예비 실험을 통해 기대 성능을 만족하였으며, 시간 복잡도가 높은 연산을 대비하여 최적 시분할 스케쥴링 기법에 대한 보완이 필요하다고 판단되었다.

• 한국통신학회논문지
• /
• 제21권12호
• /
• pp.3235-3245
• /
• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.