• The KIPS Transactions:PartC
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• v.8C no.3
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• pp.299-310
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• 2001

동기망과 동기식 전송망을 설계할 때에는 동기클럭의 단기안정 클럭특성과 이에 따른 망구성 노드수가 중요하게 고려되어야 할 사항이다. 또한 동기망과 전송망을 동시에 고려하여야 한다. 만일 전송망 만을 고려한다면 동기망에서의 발생할 수 있는 클럭성능 저하를 반영시킬 수 없기 때문이다. 지금까지의 연구는 주로 동기식 전송망만을 적용하여 연구되었다. 본 논문에서는 동기망과 동기식 전송망을 통합 고려하고, 최악의 원더생성을 적용하였을 때의 세가지 클럭상태에 따른 망동기클럭의 MTIE와 TDEV 특성을 얻었다. 또한 현 ITU-T 규격을 적용하여 세 가지 클럭상태에 따른 최대 망 구성 노드수를 구하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.22 no.9
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• pp.2062-2073
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• 1997

The important articles we must consider in SDH network and system design are the number of maximum nodes and clock characteristics of each node. In order to get these, the study of characteristics about some clock states, such as normal state and phase transient state, on the standard specifications is required. In this paper, we presented MTIE and TDEV characteristics with ITU-T & ANSI standard specifications in some clock states of the SDH linear networks, and proposed the number of maximum nodes satisfying above two standards. Also our resulsts are compared with AT&T's.

• The KIPS Transactions:PartC
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• v.11C no.1
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• pp.123-134
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• 2004

The synchronized clock performance in the synchronization network and SDH transmission network design is an important element in aspect of guaranteeing network stability and data transmission. Consequently the simulator which can applicable various parameters and several input levels from the best state to the worst state for performance analysis of the synchronized clock is required in case of network design. Therefore, in this paper, 1 developed the SNCA and TNCA for analysis of the synchronized clock in the synchronization network and transmission network. And utilizing these simulators with various wander generation, node number and clock state, 1 obtained the synchronized clock characteristics and maximum network nodes In NE1, NE2 and NE3 transmission network and DOTS1, DOTS2 synchronization network.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11b
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• pp.1085-1088
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• 2003

동기식 전송망에서는 다양한 동기클럭 성능과 상태가 나타날 수 있고, 이는 전송성능에 영향을 줄 수 있기 때문에 전송망 설계에 필요한 최대노드수의 변화가 생길 수 있다. 이에 따라 전송망에서 다양한 클럭성능과 상태를 적용할 수 있는 시뮬레이터가 요구된다. 따라서 본 논문에서는 전송망 동기클럭 시뮬레이터를 살펴보고, 또한 이를 이용하여 NE 노드에 따른 동기클럭 특성과 최대 노드수 결과를 얻었다. 본 연구 결과를 통해 볼 때 NE 노드의 성능보다 동기원의 성능이 최대 노드수에 미치는 영향이 크다는 것은 알 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.4
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• pp.21-26
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• 2008

In this paper, a novel 622Mbps burst-mode clock and data recovery (CDR) circuit is proposed for passive optical network (PON) applications. The CDR circuits are implemented with 0.35um CMOS process technology. Locking dynamics is accomplished with instantaneous feature and data are sampled at an optimal timing. This is realized by seven different delay configurations, which are generated from precisely-controlled delay buffers. The experimental results show that the proposed CDR circuits are operating as expected, recovering an incoming 622Mbps burst-mode input data without errors.

• Aerospace Engineering and Technology
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• v.8 no.1
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• pp.49-57
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• 2009

The camera electronics in the KOMPSAT-3 payload provides the several control clocks in order to move the charges, which are converted from the light in the pixel, in the vertical and horizontal direction. Generally, the control clocks depend on the CCD internal design in the system. The KOMPSAT-3 payload uses the CCD controlled by 3-phase vertical clocks and 4-phase timing. The camera generates the various clocks such as the vertical clocks, the horizontal clocks, the summing clocks, the reset clocks and so on. The vertical clocks are deeply related to the camera performance and synchronized with satellite scan-rate even though they are relatively slow. Also, it gives the horizontal clocks without distortion under the very fast pixel-rate. This paper shows the design and simulation of the CCD clocks driver for the KOMPSAT-3 payload.

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• v.2
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• pp.419-422
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• 2006

위성발사체와 같이 극환 환경에서 사용되는 전자 탑재물들은 진동이나 충격이 가해질 때 정상적으로 동작하지 못하는 경우가 많다. 그러므로 위성발사체에 탑재되는 모든 탑재물들은 발사전에 지상에서 다양한 환경시험을 통하여 그 성능을 검증해야 한다. 기준 클럭을 사용하여 항법해를 계산해야 하는 GPS 수신기는 특히 다른 전자 탑재물 보다 클럭의 안정도에 더 많은 영향을 받으므로 극한 진동 및 충격 환경에서 다양한 문제들이 나타난다. 본 논문에서는 위성발사체의 비행안전용으로 개발된 GPS 수신기의 진동 및 충격 환경시험 결과를 바탕으로 그러한 환경에서 기준 클럭이 영향을 받아 나타나는 다양한 동작특성을 설명하고, 기준 클럭의 중요성과 진동 및 충격 환경시험에서의 유의사항 및 문제 해결 방법에 대하여 설명한다.

• 한국정보통신설비학회:학술대회논문집
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• 2004.08a
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• pp.254-257
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• 2004

위성신호를 매개로 국가표준에 전국의 모든 노드클럭이 동시에 동기될 수 있는 새로운 형태의 망 동기 클럭 공급 시스템을 제안하였으며 이 방식에 의한 실용화 가능성을 확인하였다. 본 논문에서 새로이 제시하는 방식은 단계적인 물리계층에 의해 동기되던 종래의 방식에 비해 모든 슬레이브 국소들이 동시에 동일한 계위의 품질로 동기 될 수 있는 등의 여러 가지 구조적인 장점을 갖고 있다. 서로 멀리 떨어진 지역에서 같은 위성신호를 동시에 측정하여 얻은 시간차데이터를 활용함으로써 위성을 매개로한 기준클럭과 원격지의 슬레이브클럭과의 위상차를 실시간적으로 측정할 수 있었으며, 컴퓨터 제어에 따라 이들 차이를 보상함으로써 전국의 여러노드에서 멀리 떨어진 기준클럭에 위상동기되는 신개념의 슬레이브 클럭 동기시스템을 설계하고 제작하였다. 이 시스템의 측정결과 $10^{-12}$ 이하의 주파수정확도를 유지하였으며 ITU-T의 권고(G.811)를 충분히 만족하는 MTIE 특성을 보여주었다. 현재 전체적으로 자동화 기능을 갖는 초기모델이 구현되었으며 가까운 시일내에 상용화연구를 통해 디지털 통신망의 동기용 노드클럭으로 사용될 수 있으리라 기대한다.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.12
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• pp.99-108
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• 2015

The embedded microcontroller which is operated by the logic gates synchronized on the clock pulse, is gradually used as main controller of mission-critical systems. Severe electrical situations such as high voltage/frequency surge may cause malfunctioning of the clock source. The tolerant system operation is required against the various external electric noise and means the robust design technique is becoming more important issue in system clock failure problems. In this paper, we propose on-chip backup clock change architecture for the automatic clock failure detection. For the this, we adopt the edge detector, noise canceller logic and glitch-free clock changer circuit. The implemented edge detector unit detects the abnormal low-frequency of the clock source and the delay chain circuit of the clock pulse by the noise canceller can cancel out the glitch clock. The externally invalid clock source by detecting the emergency status will be switched to back-up clock source by glitch-free clock changer circuit. The proposed circuits are evaluated by Verilog simulation and the fabricated IC is validated by using test equipment electrical field radiation noise

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2003.10a
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• pp.407-410
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• 2003

현재 통신시스템에서 많이 사용되고 있는 Xilinx FPGA를 이용하여, 여러 가지 로직을 구현하고 데이터 전달특성을 분석하기 위하여 신호의 노이즈와 데이터 손실을 방지하기 위하여 10층의 PCB(Printed Circuit Board)를 만들었다. FPGA에 클럭과 64bit의 데이터를 동기 시켜 전송선로의 길이의 변화와 입력된 클럭의 주파수 변화에 따른 최대 안정된 데이터 전달속도와 전송선로의 길이를 알아보았다. 제작된 PCB보드에서 FPGA의 출력 핀에서 출력포트 사이의 전송선로 길이는 13cm이며 확장된 테스트용 전송선로 보드의 길이는 30cm, 60cm, 120cm이다. 그러므로 전송선로의 길이를 13cm, 43cm, 73cm, 133cm간격으로 측정하였으며, 데이터 전송특성에 대한 클럭 주파수는 10MHz, 50MHz, 100MHz, 125MHz, 150MHz로 나누어 측정하였다. 데이터 전달 특성에서 125Mbps까지는 불가능 하지만 전송선로의 길이가 30cm일 경우 최대 100Mbps까지 안정하게 데이터를 전달할 수 있었다.