• Proceedings of the Korean Information Science Society Conference
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• 2011.06a
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• pp.566-569
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• 2011

플래시 메모리는 많은 장점들로 인하여 저장장치로써 각광을 받고 있다. 하지만 그런 장점들과 더불어 약점이 있기 때문에 이를 보안하기 위하여 많은 FTL 기법들이 연구되었다. FTL은 주소 변환 테이블을 플래시 메모리에 기록하고 SRAM에 유지해야 한다. 이것은 플래시 메모리의 용량이 급격하게 증가하면서 주소 변환 테이블의 크기도 함께 증가하여 비용상 문제가 되고 있다. 본 논문에서는 플래시 메모리를 관리할 때 페이지 기반 FTL 기법을 사용하여 데이터가 플래시 메모리에 어떤 위치던지 자유롭게 저장되게 함으로써 저장 효율을 높였다. 또한 SRAM의 크기를 줄이기 위하여 페이지 기반 주소 변환 테이블 전체를 SRAM에 올리는 것이 아닌 필요한 부분만 페이지 변환 캐시 에 올리고 나머지 주소 변환 테이블은 플래시 메모리에 로그블록 FTL 기법으로 기록하였다. 이러한 이중적인 FTL 기법을 적용함으로써 제안한 기법은 페이지 기반 DFTL 기법과 비교하여 반응 시간은 56.9% 감소하였고 SRAM의 사용량은 10% 정도로 유지하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.298-303
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• 2007

비휘발성 메모리의 하나인 플래시 메모리는 저전력 및 저비용 등의 장점으로 인해 임베디드 시스템에 필수적인 요소로 사용되고 있다. 이러한 장점에 반해, DRAM과 같은 휘발성 반도체 메모리와 비교하여 데이터 쓰기는 느리고, 데이터 업데이트를 위한 블록 소거 (erase) 동작의 오버헤드라는 단점이 있다. 특히 블록 소거 동작은 횟수가 제한되어 있으며, 이는 플래시 메모리의 수명을 결정하는데 중요한 요소이다. 본 논문에서는 플래시 메모리 기반 파일시스템에서 DRAM과 같은 동적 메모리를 사용하여 블록 소거의 횟수를 줄이고 입출력 속도를 향상시키는 기법을 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.04a
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• pp.15-17
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• 2014

멀티미디어를 비롯한 많은 스트리밍 어플리케이션은 에너지 소비의 상당한 부분을 데이터 접근 연산 실행 명령어에 의해서 소비된다. 이러한 어플리케이션에서는 데이터 재사용성을 이용하여 에너지 소모량을 절감할 수 있다. 빈번히 사용되는 데이터를 고속의 상위 계층 메모리에 상주시켜 메인메모리 접근 횟수를 줄인다. 결과적으로 메모리 서브시스템에서 에너지 소모를 절감할 수 있게 된다. 본 연구에서는 어플리케이션의 재사용성을 분석하여 해당 어플리케이션에 특화된 스크래치패드 메모리 서브시스템 구성을 탐색하는 기법을 제안하고자 한다. 제안된 기법을 사용하면 하드웨어 제어 캐시 메모리와 비교하여 약 49% 에너지 소모를 절감하는 것이 가능하다.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06a
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• pp.349-351
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• 2012

낸드 플래시 메모리에서 가비지 콜렉션은 블록의 유효한 데이터들을 새로운 블록으로 옮기고 오래된 블록을 지우는 과정이다. 가비지 콜렉션에 의해 옮겨지는 페이지들은 작업의 양과 형태에 따라 오랫동안 유효한 페이지로 존재하기도 하고 그렇지 않은 경우도 있다. 본 논문에서는 반도체 디스크(Solid State Drive, 이하 SSD)에서 가비지 콜렉션이 비효율적으로 일어나는 경우를 정의하고 비효율적 가비지 콜렉션 과정으로 인한 비용을 줄이는 캐시 방출 기법을 소개한다. 이 기법을 시뮬레이션 해본 결과 작업 형태가 순차적일 때 LRU 캐시 알고리즘과 같이 사용되면 가비지 콜렉션에 의해 옮겨지는 페이지를 12%, 전체 쓰기 연산 횟수를 9%까지 줄일 수 있었고 블록 단위 LRU 알고리즘과 사용했을 때도 보다 좋은 성능을 보였다.

• Journal of KIISE:Computing Practices and Letters
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• v.15 no.12
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• pp.913-917
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• 2009

Flash memories have asymmetric I/O costs for read and write in terms of latency and energy consumption. However, the ratio of these costs is dependent on the type of storage. Moreover, it is becoming more common to use two flash memories on a system as an internal memory and an external memory card. For this reason, buffer cache replacement algorithms should consider I/O costs of device as well as possibility of reference. This paper presents WWCLOCK(Write-Weighted CLOCK) algorithm which directly uses I/O costs of devices along with recency and frequency of cache blocks to selecting a victim to evict from the buffer cache. WWCLOCK can be used for wide range of storage devices with different I/O cost and for systems that are using two or more memory devices at the same time. In addition to this, it has low time and space complexity comparable to CLOCK algorithm. Trace-driven simulations show that the proposed algorithm reduces the total I/O time compared with LRU by 36.2% on average.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.882-884
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• 2008

통상 하드웨어 캐시의 크기보다 수십에서 수백배 큰 크기의 데이타를 랜덤하게 접근하는 경우 낮은 메모리 접근 지역성(locality)에 기인하여 캐시 메모리 성능이 급격히 저하되는 문제를 야기한다. 예를 들면, 현재 보편적으로 사용되고 있는 차량용 General Positioning System (GPS) 프로그램의 경우 최대 32개의 위성으로부터 데이터를 받아 수신단의 위치를 계산하는 부분이 핵심 모듈중의 하나 이며, 이는 전체 성능의 50% 이상을 차지한다. 이러한 모듈에서는 위성 신호를 실시간으로 받아 버퍼 메모리에 저장하며, 이때 필요한 데이터가 순차적으로 저장되지 못하기 때문에 랜덤하게 데이터를 읽어 사용하게 된다. 결과적으로 낮은 지역성에 기인하여 실시간 (realtime)안에 데이터 처리를 하기 어려운 문제에 직면하게 된다. 통상의 통신 응용의 알고리즘 상에 내재된(inherited) 낮은 메모리 접근 지역성을 개선하는 것은 알고리즘 상에서의 접근을 요구한다. 이는 높은 비용이 필요함으로 본 연구에서는 사용되는 데이터 구조를 변환하여 지역성을 높이는 방향으로 접근하였다. 결과적으로 핵심 모듈에서 2배, 전체 시스템 성능에서 14%를 개선할 수 있었다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2014.07a
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• pp.333-335
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• 2014

페이스북, 트위터와 같은 클라우드 및 웹 서비스 제공회사와 클라우드 및 웹 서비스 제공자는 수많은 사용자들에 의해 발생되는 무수한 데이터를 빠르게 처리하기 위해 하드 디스크보다는 램에 저장 할 필요가 있다. 그러한 좋은 도구로서 분산메모리 객체 캐싱 소프트웨어인 멤캐시드가 있다. 멤캐시드의 성능은 저장공간의 크기에 따라 많은 차이를 보이는데, 하드웨어의 비용, 전력소비와 온도조절 등 공간의 제약을 감안했을 때, 무작정 개별 서버에 많은 RAM을 장착하거나, 서버 배열을 확장하는 것은 효율적인 방법이 아니다. 따라서 많은 양의 데이터가 메모리에 저장이 가능하도록 RAM과 SSD를 같이 확장한 SSD 기반 하이브리드 메모리를 제안한다. 하이브리드 메모리는 객체 캐시로 동작하고 페이지 단위로 할당하는 것보다 객체 단위로 자원할당을 함으로서 SSD에서 빠른 무작위 읽기를 할 수 있게 해 객체의 접근속도를 향상시켰다.

• The KIPS Transactions:PartA
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• v.13A no.2 s.99
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• pp.123-136
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• 2006

The prefetching technique is an effective way to reduce the latency caused memory access. However, excessively aggressive prefetch not only leads to cache pollution so as to cancel out the benefits of prefetch but also increase bus traffic leading to overall performance degradation. In this thesis, a prefetch filtering scheme is proposed which dynamically decides whether to commence prefetching by referring a filtering table to reduce the cache pollution due to unnecessary prefetches In this thesis, First, prefetch hashing table 1bitSC filtering scheme(PHT1bSC) has been shown to analyze the lock problem of the conventional scheme, this scheme such as conventional scheme used to be N:1 mapping, but it has the two state to 1bit value of each entries. A complete block address table filtering scheme(CBAT) has been introduced to be used as a reference for the comparative study. A prefetch block address lookup table scheme(PBALT) has been proposed as the main idea of this paper which exhibits the most exact filtering performance. This scheme has a length of the table the same as the PHT1bSC scheme, the contents of each entry have the fields the same as CBAT scheme recently, never referenced data block address has been 1:1 mapping a entry of the filter table. On commonly used prefetch schemes and general benchmarks and multimedia programs simulates change cache parameters. The PBALT scheme compared with no filtering has shown enhanced the greatest 22%, the cache miss ratio has been decreased by 7.9% by virtue of enhanced filtering accuracy compared with conventional PHT2bSC. The MADT of the proposed PBALT scheme has been decreased by 6.1% compared with conventional schemes to reduce the total execution time.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.289-292
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• 2008

This paper presents a branch prediction algorithm and a 4-way set-associative cache for performance improvement of OpenRISC processor and a clock gating algorithm using ODC (Observability Don't Care) operation for a low-power processor. The branch prediction algorithm has a structure using BTB(Branch Target Buffer) and 4-way set associative cache has lower miss rate than direct-mapped cache. The clock gating algorithm reduces dynamic power consumption. As a result of estimation of performance and dynamic power, the performance of the OpenRISC processor using the proposed algorithm is improved about 8.9% and dynamic power of the processor using samsung $0.18{\mu}m$ technology library is reduced by 13.9%.

• The KIPS Transactions:PartC
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• v.10C no.7
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• pp.879-884
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• 2003

Generally we use web cache in order to increase performance of web base system, and a replacement technique has a great influence on performance of web cache. A web cache replacement technique is different from a replacement technique of memory scope, and a unit substituted for is web object Also, as for the web object, a variation of user reference characteristics is very great. Therefore, a web cache replacement technique can reflect enough characteristics of this web object. But the existing web caching techniques were not able to reflect enough these object reference characteristics. A principal viewpoint of this study is reference characteristic analysis, an elevation of an object hit rate, an improvement of response time. First of all we analyzed a reference characteristics of an web object by log analysis. And we divide web cache storage scope using the result of reference characteristics analysis. In the experiment result, we can confirm that performance of an object-hit ratio and a response speed was improved than a conventional technique about a proposal technique.