• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2008년도 하계종합학술대회
• /
• pp.567-568
• /
• 2008

본 논문에서는 CMOS $0.18\;{\mu}m$ 공정을 이용하여 UWB LNA를 설계하였다. UWB LNA $3{\sim}5GHz$의 대역 에서 전력이득은 12-15 dB, 잡음지수는 5 dB이하, 그리고 입력과 출력의 반사손실은 10 dB 이하의 특성을 보이도록 하였다. 캐스코드 구조를 이용하여 잡음을 억제하고 이득을 향상시켰으며, 입력매칭에 공통 게이트 증폭기를 이용하여 대역폭을 증가시켰다.

• 한국전자통신학회논문지
• /
• 제7권2호
• /
• pp.221-226
• /
• 2012

본 논문에서는 광대역 (400 MHz~2000 MHz) 2단 증폭단을 설계, 제작 및 측정하였다. 제안한 증폭단은 새로운 구조의 이득제어 방식을 적용하여 고이득, 저잡음지수 및 높은 선형성 특성을 구현하였다. 증폭단은 공통 에미터 구조의 초단 증폭기 및 캐스코드 구조의 가변이득 증폭기. 입력신호의 크기를 감지하는 전력감지회로로 구성하였다. 제안한 증폭단은 설계 대역에서 전체이득 29 dB~37 dB, 잡음지수 1.5 dB을 나타내었고, 강전계 입력 조건에서 전력감지회로에서 발생되는 제어전압 2.0V인 조건에서 3차 상호변조 왜곡 신호의 크기는 측정 장비의 잡음레벨 보다 낮은 특성을 나타내어 높은 선형성 특성을 나타내었다.

• 한국멀티미디어학회논문지
• /
• 제7권11호
• /
• pp.1515-1520
• /
• 2004

본 논문에서는 저전압에서 동작이 가능하며 이득값이 뛰어난 능동소자를 이용하여 750kHz의 중심주파수특성을 나타내는 연속시간 대역통과 능동필터를 설계하였다. 이용된 적분기는 이득특성에 영향을 주는 트랜스컨덕턴스값을 증가시키기 위해 CMOS 상보형 캐스코드 방식을 이용하여 구성되었으며, 0.25$\mu\textrm{m}$ CMOS n-well 공정 파라미터를 이용한 hspice 시뮬레이션 결과, 2V 공급전압하에서 42dB의 이득값과 200MHz의 단위이득주파수 특성을 나타내었다. 또한 이를 이용하여 설계된 대역통과 능동필터는 747kHz의 중심주파수특성을 나타내고 659kHz의 대역폭 특성을 보여주었다.

• 한국전기전자재료학회논문지
• /
• 제26권8호
• /
• pp.575-581
• /
• 2013

The self-cascode (SC) structure has low output voltage swing and high output resistance. In order to implement a simple and better SC structure, the native-$V_{th}$ MOSFETs which has low threshold voltage($V_{th}$) is applied. The proposed SC structure is designed using a qualified industry standard $0.18-{\mu}m$ CMOS technology. Measurement results show that the proposed SC structure has higher transconductance as well as output resistance than single MOSFET. In addition, analog building blocks (e.g. current mirror, basic amplifier circuits) with the proposed SC structure are investigated using by Cadence Spectre simulator. Simulation results show improved electrical performances.

• 한국전자파학회논문지
• /
• 제27권10호
• /
• pp.877-882
• /
• 2016

본 논문에서는 LC 공진회로를 이용한 2 단자 능동 인덕터를 제안한다. 제안된 회로는 기존 자이레이터 구조의 1 단자 능동 인덕터들을 캐스코드 형태로 결합하였으며, 두 자이레이터 사이에 LC 공진회로를 추가시켰다. LC 공진회로는 능동 인덕터를 구성하는 트랜지스터의 기생 성분들을 상쇄시킴으로써 넓은 대역에서 높은 Q-지수를 제공한다. 제안된 회로는 삼성전자 65 nm 공정을 이용하여 시뮬레이션과 제작을 수행하였으며, 1~6 GHz 대역에서 2 nH의 일정한 인덕턴스와 40 이상의 높은 Q-지수를 가진다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2006년도 춘계종합학술대회
• /
• pp.906-909
• /
• 2006

본 논문은 저 전압 및 저 왜곡 스위치형 커패시터 (switched-capacitor, SC)를 적용한 새로운 형태의 몸체효과 보상형 스위치 구조를 제안한다 제안된 회로는 저 전압 SC 회로를 위해서 rail-to-rail 스위칭을 허용하며 기존의 부트스트랩된 회로 (19dB) 보다 더 우수한 총 고조파 왜곡을 가진다. 설계된 2-1 캐스케이드 시그마 델타 변조기는 통신 송수신시스템내의 오디오 코덱을 위한 고해상도 아날로그-디지털변환을 수행한다. 1단 폴드형 캐스코드 연산증폭기 및 2-1 캐스케이드 시그마 델타 변조기는 0.25 마이크론 이중 폴리 3-금속 표준 CMOS 공정으로 제작되었으며, 2.7V에서 동작한다.

• 한국멀티미디어학회논문지
• /
• 제6권2호
• /
• pp.319-324
• /
• 2003

본 논문에서는 음성과 영상신호를 실시간 처리해야하는 멀티미디어 시스템에 이용 가능한 광대역 아날로그 소자를 설계하였다. 제안된 소자는 저 전압(2V) 동작이 가능하도록 완전차동 구조에 전압조절을 위한 튜닝회로를 추가한 형태로 설계되었으며, 이득특성에 영향을 주는 트랜스컨덕턴스값을 증가시키기 위해 상보형 캐스코드 방식을 이용하여 구성되었다. 0.25$\mu\textrm{m}$ CMOS n-well 공정 파라미터를 이용한 시뮬레이션 결과, 제안된 아날로그 능동소자는 비우성극점의 제거로 안정성이 향상되었으며, 2V 공급전압하에서 42dB의 이득값과 200MHz의 단위 이득주파수 특성을 나타내었다. 소비전력값은 0.32mW를 나타내었다.

• 한국정보통신학회논문지
• /
• 제7권3호
• /
• pp.492-498
• /
• 2003

본 논문은 캐스코드결합에 의한 마이크로파 자기발진믹서를 설계하기 위하여 믹서가 최적 변환이득을 나타내는 바이어스 조건에 대해 분석하였다. 마이크로파 자기발진믹서는 두 개의 GaAs MESFET를 케스코드 결합시켰으며 상위 MESFET는 비교적 높은 Q값을 가지는 유전체공진기에 의해서 발진기로 동작시키고 아래쪽 FET는 저잡음 특성과 최적의 변환이득을 나타내는 믹서로서 동작시켰다. 분석결과 드레인 전압은 $V_{ds}=2.5V$이고 게이트바이어스 전압은 $V_{gs1}=-0.2V와 \;V_{g2}=0V$로 선정하였을 때 설계된 5.15Ghz의 발진기 출력은 5.92dBm, 위상잡음은 -132.0dBc@100KHz, 믹서의 변환손실은 약 -3dB를 나타내어 이론에 의한 자기발진믹서를 설계할 수 있음을 보였다.

• 한국항행학회논문지
• /
• 제10권2호
• /
• pp.138-144
• /
• 2006

본 논문에서는 와이브로와 무선랜 응용을 위한 이중 모우드 FET 믹서를 단일 게이트의 두 개 pHEMT를 캐스코드(cascode)로 연결하여 이중게이트 FET 믹서 형태로 구현하였다. 설계된 이중게이트 믹서는 와이브로와 무선랜 응용에서 DC 전력소모를 최소화하기위해 가변적인 변환이득을 갖도록 최적화되었다. 설계 믹서의 LO-RF간 격리도 특성은 2.3GHz~2.5GHz에서 약 20dB이다. LO신호가 0dBm이고 RF신호가 -50dBm일 때 믹서는 15dB의 변환이득을 갖는다. 수신되는 RF신호가 -50dBm에서 -20dBm까지 증가할 때 변환이득은 15dB에서 -2dB까지 바이어스에 따라 감소하게 된다. 가변 변환이득은 몇 가지 장점이 있다. 즉 IF단에서 AGC의 넓은 동작영역의 부담을 줄일 수 있고, 또한 믹서의 DC전력소모를 약 90% 절약할 수 있다.

• 전자공학회논문지C
• /
• 제36C권8호
• /
• pp.10-21
• /
• 1999

본 논문에서는 12비트의 해상도와 65MHz의 변환속도를 가지면서 단일 3.3V의 공급전압으로 동작하는 전류 셀 매트릭스 구조의 CMOS D/A 변환기를 제안하였다. 설계된 CMOS D/A 변환기는 우수한 단조증가성과 빠른 정착시간을 가지는 전류 셀 매트릭스 구조의 장점을 이용하면서 기존의 D/A 변환기의 전류셀 간의 문턱전압의 부정합과 접지선의 전압 강하에 의한 오차를 감소시키기 위해 트리 구조 바이어스 회로, 대칭적 접지선 연결, 캐스코드 전류 스위치를 사용하여 구현되었다. 설계된 전류 셀 매트릭스 12비트 D/A 변환기를 $0.6{\mu}m$ CMOS n-well 공정을 이용하여 제작하였다. 제작된 DAC칩을 +3.3V 단일 공급전원을 이용하여 측정한 결과, 정착시간이 20nsec로써 50MHz의 변환속도와 35.6mW의 전력소모를 나타내었다. 또한 측정된 SNR, DNL은 각각 55 dB, ${\pm}0.5LSB$,${\pm}2LSB$를 나타내었다.