• Proceedings of the Materials Research Society of Korea Conference
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• 2011.05a
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• pp.64.1-64.1
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• 2011

LCD 디스플레이 등에 사용되는 글래스 패널 위에 bare si die를 직접 실장하는 COG 플립칩 패키지의 경우 Au 범프와 ITO 패드 간의 전기적 접속 및 접합부 신뢰성 확보를 위해 접속소재로서 ACF (anisotropic conductive film)가 사용되고 있다. 그러나 ACF는 고가이고 접속피치 미세화에 따라 브릿지 형상에 의한 쇼트 등의 문제가 발행할 수 있어 NCP (non-conductive paste)의 상용화가 요구되고 있다. 본 연구에서는 NCP를 적용한 COG 패키지에 있어서 온도, 압력 등의 열압착 본딩 조건과 NCP 물성이 Au-ITO 접합부의 전기적 및 기계적 특성에 미치는 영향을 조사하였다. NCP는 에폭시 레진과 경화제, 촉매제를 사용하여 다양하게 포뮬레이션을 하였고 DSC (Differential Scanning Calorimeter), TGA (Thermogravimetric Analysis), DEA (Dielectric Analysis) 등의 열분석장비를 이용하여 NCP의 물성과 경화 거동을 확인하였다. 테스트 베드는 면적 $5.2{\times}7.2\;mm^2$, 두께 650 ${\mu}m$, 접속피치 200 ${\mu}m$의 Au범프가 형성된 플립칩 실리콘 다이와 접속패드가 ITO로 finish된 글래스 기판을 사용하였다. 글래스 기판과 실리콘 칩은 본딩 전 PVA Tepla사의 Microwave 플라즈마 장비로 Ar, $O_2$ 플라즈마 처리를 하였으며, Panasonic FCB-3 플립칩 본더를 사용하여 본딩하였다. 본딩 후 접합면의 보이드를 평가하고 die 전단강도로 접합강도를 측정하였다.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2000.05a
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• pp.907-911
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• 2000

In this study, a modified model for prediction of cutting force components in down end milling process is presented. Using this cutting force components of 4-tooth endmills with various helix angles have been predicted. Predicted values of cutting force components are well coincide with the measured ones. As helix angle increases overlapping effects of the active cutting edges increase and as a result the amplitudes of cutting force components decrease.

• 한국정보통신설비학회:학술대회논문집
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• 2002.08a
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• pp.17-20
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• 2002

본 논문에서는 세라믹 칩 안테나를 LTCC로 구현하여 다중 대역 특성을 얻는 방법을 제안하고 있다. 휴대용 단말기에 칩 안테나를 내장함으로 물리적 손상을 피하고 위치추적 시스템(GPS) 대역과 단말기 송수신용 대역, 즉 두 대역 이상 사용 가능하고 ${\varepsilon}_r=7.8$인 세라믹 칩 안테나를 LTCC(Low Temperature Co-fired Ceramic)공정을 이용하여 세라믹 칩 내부에 정합 회로를 구현하여 이중 대역 특성을 갖는 구조에 대해 논의하고 있다. 안테나의 전체 크기는 $16mm{\times}4mm{\times}2mm$ 이며 대역폭은 삽입손실 -10dB 기준 대략 1560MHz에서 2160MHz까지 약 600MHz정도이다. 측정은 접지면의 넓이가50mmx50mm이고 두께=0.7874mm, ${\varepsilon}_r=4.6$인 FR4 기판을 이용하여 측정한다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.120.1-120.1
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• 2017

최근 첨단 기능화 되고 있는 반도체의 회로는 증가하고 칩의 브릿지도 점점 증가하고 있다. 반면에 제품은 소형화되고 회로폭은 미세화 하고, 피치는 감소하고 있다. 이에 회로의 정확한 검사를 위해서는 Probe Pin의 신뢰성을 중요시하게 되면서 도금기술의 고품질화가 요구되는 실정이다. 본연구에서는 Probe Pin과 내구성과 금도금 피막의 두께를 확보하여 국산 반도체 검사장비 시장을 선도 할 수 있도록 금도금피막의 두께와 밀착성 확보와 함께 굽힘시험시 박리와 크랙방지를 위한 기초연구를 수행하고자 하였다.

• Transactions of the Korean Society of Mechanical Engineers
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• v.12 no.2
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• pp.252-261
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• 1988

Through the careful interpretation of the results of the cutting tests carried out in this study, it is found that under the cutting conditions when the internal shear of the chips take place the cutting can be treated essentially as a steady state problem. A new shear angle equation has been developed employing the conditions of force and moment equilibrium about the tool edge and the stress distribution model suggested by Zorev.The equation contains the chip-tool contact length C and stress distribution index n as important parameters.

• Proceedings of the Korean Nuclear Society Conference
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• 1995.05b
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• pp.609-615
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• 1995

Chip machining에 의한 U$_3$Si 분말제조시 절삭가공조건이 분말 입도 분포에 미치는 영향을 조사하기 위하여 U$_3$Si ingot를 선반에서 초경공구를 사용하여 절삭속도 및 이송속도를 변화시키면서 chip을 가공하였고, 가공된 chip의 형상을 광학현미경으로 관찰하고 칩의 크기를 측정하였다. 모든 절삭조건에서 톱니모양의 칩(saw toothed chip)이 형성되었으며, 일정한 절삭속도에서 공구의 이송속도를 변화시켰을 때 이송속도가 증가함에 따라 칩 두께의 증가와 함께 chip segment의 폭도 증가하여 chip segment 의 크기가 뚜렷이 증가함을 보였다. 또한 chip segment의 크기는 절삭속도 보다는 공구의 이송속도에 크게 영향을 받는 것을 알 수 있었고 분말의 입도 분포에도 크게 영향을 미치는 것으로 나타났다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.11a
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• pp.21-22
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• 2007

내환원성을 가지는 (Ca,Sr)(ZrTi)$O_3$계 C0G 원료와 코어 쉘 구조를 가지는 $BaTiO_3$계 X7R 원료를 적용하여 고압용 적층 칩 캐패시터를 제작하여 내부전극 형상 및 원료에 따른 신뢰성 밑 전기적 특성을 연구하였다. C0G 특성의 원료는 X7R 원료에 비해 단위 두께당 내전압이 감소하는 경향이 적었으며 내전압 특성도 우수하게 나타났다. 또한, 내부 전극 설계에 있어 floating에 따른 영향은 C0G, X7R 특성 원료 모두 향상된 전기적 특성과 신뢰성을 가짐을 확인 할 수 있었다.

• Journal of the Microelectronics and Packaging Society
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• v.22 no.1
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• pp.75-81
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• 2015

In this paper, numerical analysis by finite element method and parameter design by the Taguchi method were used to reduce warpage of a two passive components embedded double side substrate for PoP(Package on Package). The effect of thickness of circuit layers (L1, L2) and thickness of solder resist (SR_top, SR_BTM) were analyzed with 4 variations and 3 levels(minimum, average and maximum thickness) to find optimized thickness conditions. Also, paste effect of solder resist on unit area of top surface was analyzed. Finally, experiments was carried out to prove numerical analysis and the Taguchi method. Based on the numerical and experimental results, it was known that circuit layer in ball side of substrate was the most severe determining deviation for reducing warpage. Buried circuit layer in chip side, solder resist and were insignificant effects on warpage relatively. However, warpage decreased as circuit layer in ball side thickness increased but effect of solder resist and circuit layer in chip side thickness were conversely.

• Journal of the Korean Society for Precision Engineering
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• v.21 no.6
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• pp.15-21
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• 2004

반도체 제조산업과 나노, 바이오 산업의 비약적 발전에 따라 게이트 산화막(gate oxide)과 같이 반도체 제조공정에서 사용되는 유전체 박막(dielectric film)의 두께는 수 $\mu\textrm{m}$에서 수 nm 에 이르기까지 다양할 뿐 아니라 얇아지고 있으며, 또한 이러한 박막들이 다층으로 복잡하게 적층된 다층 박막의 응용이 높아지는 추세이다. 따라서, 반도체 및 광통신 소자, 발광소자, 바이오 칩 어레이 등과 같은 나노박막을 이용하는 산업에서는 박막의 두께 측정을 더욱 정확하고, 보다 빠르며 효율적으로 측정할 수 있는 박막 두께 측정용 계측기가 요구된다.(중략)

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.24 no.10
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• pp.964-970
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• 2013

This paper presents a bandpass wireless 3-D chip to chip interface technique. The proposed technique uses direct amplitude modulation of the free running oscillator which especially utilizes the coupling capacitance between two stacked chips as a part of the resonator. Therefore, the oscillator is three dimensionally configured and a simple envelope detector can be used as a receiver without any additional matching circuitry. The proposed link was designed and fabricated using 110 nm CMOS technology and experimental results successfully showed the data transmission at a data rate of 2 Gb/s for the stacked chips with a thickness of 50 ${\mu}m$ consuming 4.32 mW. The sizes of the Tx and Rx chips are 0.045 $mm^2$ and 0.029 $mm^2$, respectively.