• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 전력전자학술대회 논문집
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• pp.61-62
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• 2015

본 논문에서는 단상 UPS 모듈을 직렬로 연결 시 모듈간의 위상을 동기화하는 제어 알고리즘을 제안한다. 단상 직렬 모듈 UPS 시스템을 구성할 때, 각 모듈의 위상이 동기화 되어 있지 않는다면 직렬 연결된 출력단을 통해 부하에 불안정한 전력을 공급하게 된다. 따라서 직렬 구성으로 각 모듈의 출력전압 위상을 동기화하여 안정적인 출력전압 제어가 필요하다. 기존에는 CAN통신을 이용했지만 본 논문에서는, Master, Slave 모듈의 PLL 기법을 이용한 순차적인 제어를 통해 위상을 동기화시킬 수 있는 제어 알고리즘을 제안한다. 제안하는 제어 알고리즘은 시뮬레이션을 통해 타당성을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.242-245
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• 2001

본 논문은 디지털 위성용 하향변환기에 적용되는 고안정 전압제어 마이크로파 발진기의 위상잡음 특성을 분석하였다. 전압제어 마이크로파 발진기는 능동소자의 비선형 등가모델과 궤환회로의 영향을 고려하여 유전체 공진 마이크로파 발진기를 위상잡음과 출력 전력에 절충(trade-off)하여 설계하였고, 13.25GHz의 발진주파수에서 출력이득은 12dBm이고, 위상잡음은 옵셋 주파수 100KHz 에서 -107.91dBc를 보였다. 바렉터 다이오드 동작에 의한 튜닝 범위는 2MHz/V로 위상동기 발진기에 응용할 수 있음을 보였다.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.408-414
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• 2014

본 논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된 출력 클록의 peak-to-peak 지터는 0.82 ps이다. 51-위상 출력 클록의 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 -0.013/+0.012 LSB와 -0.033/+0.041 LSB이다. 동작 주파수 범위는 15 ~ 210 MHz이다. 구현된 위상 고정 루프의 면적과 전력 소모는 각각 $580{\times}160{\mu}m^2$과 3.48 mW이다.

• 한국복합재료학회:학술대회논문집
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• 한국복합재료학회 2003년도 춘계학술발표대회 논문집
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• pp.22-26
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• 2003

EFPI (extrinsic Fabry-Perot interferometer) 센서를 이용해 복합재료의 파손 신호를 취득하기 위해서는 파손 신호에 비해 상대적으로 낮은 주파수의 열적, 기계적 정적 변형에 의해 발생하는 위상 변화를 보상해 주는 기술이 필요하다. 또한 센서의 민감도를 최적화하기 위해 출력 신호의 위상을 Quadrature 지점에 유지시켜야 한다. 본 논문에서는 EFPI 센서 시스템의 출력 신호위상을 일정하게 유지시킬 수 있는 안정화 제어 시스템을 개발하였다. 안정화 제어 시스템은 광대역 파장 레이저 광원, 가변 F-P (Fabry-Perot) 필터 그리고 필터를 제어한 수 있는 전자 회로시스템으로 구성하였다. 개발된 시스템의 위상 제어 성능을 평가하기 위해 복합재료 시편의 인장 실험을 수행하여 인장 변형에 의해 발생하는 위상 변화를 개발된 시스템을 이용해 Quadrature 지점에 일정하게 유지할 수 있음을 보였다. 또한 연필심 파손 실험을 통해 개발된 시스템이 파손 신호를 잘 취득할 수 있음을 확인하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.26-27
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• 2017

본 논문은 병렬로 운전되는 컨버터의 출력 전류 맥동을 감소시키기 위한 선택적 위상 지연 구동 방법을 제안한다. 병렬로 운전되는 컨버터는 부하의 크기 및 운전하는 컨버터의 개수에 따라 그 효율이 달라지므로, 기동되는 컨버터의 개수를 가변하여 운전하는 것이 효율적이다. 또한 전류의 맥동을 저감하기 위해서 일정한 위상 차이를 가지도록 제어하는 인터리브드 운전 기법이 널리 사용되고 있다. 따라서 병렬 운전되는 컨버터의 출력전류 맥동을 저감시키기 위해, 운전되는 컨버터의 개수에 따라 위상 간격을 조정해야 할 필요성이 있다. 본 논문에서는 구동되는 컨버터의 개수에 따라 위상 간격을 제어하여 출력전류의 맥동을 저감하는 기법을 제안한며, 실험을 통해 제안된 알고리즘을 검증한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.343-345
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• 2013

본 논문에서는 125 MHz 동작 주파수에서 51개 위상의 클록을 출력하는 위상 고정 루프(phase-locked loop: PLL)을 제안한다. 제안된 위상 고정 루프는 125 MHz 주파수의 51-위상 클록을 출력하기 위해서 저항으로 연결된 3개의 전압제어발진기 (voltage controlled oscillator: VCO)를 이용한다. 각 전압제어발진기는 17단의 delay-cell로 구성되며, 3 개의 전압제어발진기를 연결하는 저항을 통해 동일한 위상차를 가지는 51개 위상 클록을 구현한다. 제안된 위상 고정 루프는 1.0 V의 공급전압을 이용하는 65 nm CMOS 공정에서 설계되었으며, 125 MHz 동작 주파수에서 시뮬레이션된 DNL과 peak-to-peak jitter는 각각 +0.0016/-0.0020 LSB와 1.07 ps이다. 제작된 위상 고정 루프의 면적과 전력 소모는 각각 $290{\times}260{\mu}m^2$과 2.5 mW이다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2005년도 춘계학술발표논문집
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• pp.217-220
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• 2005

본 논문에서는 고주파 전류형 인버터를 제안하고 인버터의 출력방법에 대해 논하고 있다. 인버터의 출력제어 방법은 스위칭 소자에 인가되는 구동신호의 위상천이를 부여하여 위상천이에 따라 출력을 제어하고 있으며, 제한회로의 동작원리와 특성평가는 정규화 파라메타를 도입하여 기술하였다. 또한 회로설계에 필요한 출력특성은 수치해석에 의해 평가 자료를 도출하고 실험 장치를 제작하여 이론결과와 비교 검토하여 특성평가의 정당성을 입증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 추계학술대회 논문집
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• pp.9-10
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• 2014

최근 신재생에너지 및 전기자동차, 통신 IT 서버 전원 및 가전기기 등의 발전에 따라 고 전력밀도(High Power Density), 고 응답(Fast Transient Response) 및 고정밀(Tight Regulation) 출력제어를 위한 다 출력 절연형 DC/DC 컨버터가 개발 및 연구되고 있다. 본 논문에서는 개별적인 정밀제어를 요구하는 다 출력 DC-DC 컨버터에 대한 내용으로 위상천이(Phase-shift) DC-DC 컨버터와 LLC 공진컨버터 제어개념을 하나의 주회로를 사용하여 위상천이제어(Phase-shifted Modulation, PM)와 가변주파수제어(Variable Frequency Modulation, FM)를 통해서 개별적으로 정밀 제어할 수 있는 하이브리드 다 출력 3레벨 DC-DC 컨버터에 관한 내용이다.

• 대한전자공학회논문지SD
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• 제49권7호
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• pp.17-22
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• 2012

본 논문에서는 낮은 지터를 갖는 지연고정루프를 이용하여 좀 더 정확한 출력을 갖는 클럭 발생기를 제안하였다. 제안된 클럭 발생기에 사용된 지연고정루프는 열 개의 지연단을 가진 전압제어지연단(VCDL)을 사용하며, 기준 지연단의 출력신호와 이전 지연단의 출력신호를 비교하여 위상차에 해당하는 만큼의 전압을 발생시켜 지연단의 제어전압으로 인가된다. 이 제어전압은 지연단의 출력신호의 위상이 흔들림에 따라 증가하거나 감소하여 출력신호의 지연정도를 조절하여 위상변화를 보상하며, 지연고정루프 출력신호 및 체배 된 출력신호의 지터를 감소시킨다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여, 100MHz를 입력신호로 인가 할 경우 1GHz의 신호가 출력 되도록 설계 하였다. 시뮬레이션 결과 출력 신호의 peak-to-peak 지터 값은 3.24ps이었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 전력전자학술대회 논문집
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• pp.183-184
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• 2012

본 논문에서는 출력 인덕터 리플과 2차 측 정류기의 공진 전압을 저감할 수 있는 다중 위상천이 풀 브리지 컨버터를 제안한다. 제안된 회로는 총 8개의 스위치가 사용되며, 각 4개의 스위치가 하나의 위상천이 풀 브리지 인버터 부를 구성하는 구조이다. 기존 위상천이 풀 브리지 컨버터의 경우, 진상레그와 지상레그의 위상차이를 조절하여 출력전압을 제어하는데 반해, 제안된 회로는 진상레그와 지상레그의 위상차이 뿐만 아니라 각 풀 브리지 인버터 부의 위상차이를 동시에 조절하여 출력전압을 제어하는 것이 특징이다. 이를 통하여 제안회로는 출력 인덕터 전류 리플 및 2차 측정류기의 공진 전압을 크게 저감시킬 수 있어 고 효율화에 유리하다. 본 논문에서는 제안된 회로의 이론적 해석 및 PSIM 모의실험을 수행하며, 450W급 시작품을 제작하여 제안회로의 타당성을 검증하였다.