• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.486-489
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• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• 한국경영과학회:학술대회논문집
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• 한국경영과학회 1998년도 추계학술대회 논문집
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• pp.275-277
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• 1998

최근 Ravi와 Goemanns는 즉 전체 길이의 합이 일정한 값을 넘지 않는 최소비용신장나무(minimum spanning tree problem)를 구하는 문제의 (1+$\varepsilon$,1)-근사해를 구할 수 있는 알고리듬을 제시하였다. 즉 비용은 최적을 보장하지만 전체길이 제약조건은 근사적으로 만족하는 해를 생성한다. 그러나 이러한 알고리듬은 문제의 비가능해를 생성 할 수 있으며 1/$\varepsilon$에 대하여 지수함수의 수행시간을 갖는다. 본 논문에서는 Ravi와 Geomanns의 알고리듬을 실용적으로 변형하여 전체 길이 제약조건을 정확히 만족하며, 그 비용은 최적비용과의 차이가 호의 비용 중 최대값을 넘지 않도록 보장하는 강성다항식 알고리듬을 제사한다.

• 한국정보통신학회논문지
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• 제15권6호
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• pp.1355-1362
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준에 규정된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 LDPC 복호기를 최소합 알고리듬과 layered 복호방식을 적용하여 설계하였다. 검사노드 값과 패리티 검사 행렬 정보의 효율적인 저장방법을 통해 메모리 용량을 최소화하였으며, 또한 효율적인 검사노드 메모리 어드레싱 방법을 적용하여 stall 없이 메모리 읽기/쓰기가 가능하도록 하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164～212 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.31-40
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• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2009년도 추계학술대회
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• pp.11-14
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• 2009

기존의 반이중방식 단방향 중계 네트워크는 하나의 정보를 두 개의 시간 슬롯 동안에 보내므로 주파수 효율에서 감소가 생기게 된다. 이러한 주파수 효율의 감소를 막기 위해 제안된 양방향 중계 네트워크는 중계기에 중첩 부호화 또는 네트워크 부호화를 적용함으로써 단방향 중계 네트워크에 비해 향상된 주파수 효율을 제공한다. 한편, OFDMA 네트워크는 사용자에게 부반송파, 전력 등의 자원을 적응적으로 할당하여 네트워크의 성능 향상을 얻을 수 있다. 본 논문에서는 다중사용자 다중중계기 양방향 OFDMA 중계 네트워크를 위한 새로운 적응적 부반송파 할당 알고리듬을 제안한다. 먼저 모든 사용자 쌍에 대한 달성 합 전송속도(achievable sum-rate over all user pairs)를 최대화하기 위한 최적화 문제를 정형화한다. 시스템의 수명을 늘이고 각 사용자의 최소 전송속도를 보장하기 위해 공정성 제한을 고려한다. 그리고 이로부터 새로운 적응적 부반송파 할당 알고리듬을 제안한다. 모의실험을 통해 제안된 알고리듬이 정적 알고리듬과 그리디 알고리듬, 두 알고리듬 모두 보다 훨씬 낮은 불능확률을 얻음을 확인한다.

• 한국ITS학회 논문지
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• 제12권2호
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• pp.12-21
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• 2013

본 연구에서는 최단경로 탐색 소요시간을 줄이기 위한 목적으로 탐색영역을 축소하는 알고리즘을 개발하였다. 개발된 알고리즘은 출발노드와 목적노드를 최소의 노드 수로 연결하면서 직선거리의 합이 최소인 임시경로를 구축하고, 구축된 임시경로의 부하량 보다 적은 부하량의 경로를 연결할 가능성이 있는 노드들을 찾는 것이다. 하나의 노드에서 출발노드까지의 직선거리와 목적노드까지의 직선거리 합이 임시경로의 부하량을 최소 가로 부하량 원단위로 나눈 값보다 적을 경우, 그 노드는 임시경로 보다 더 적은 부하량을 가질 수 있는 경로를 구성할 가능성이 있는 노드가 된다. 이와 같은 노드들만을 탐색영역으로 하면 탐색영역이 축소됨에 따라 최단경로 탐색 소요시간을 줄일 수 있게 된다. 개발된 알고리즘은 큰 탐색영역에서 출발노드와 목적노드가 가까울 경우 더욱 효과적이다.

• 한국정보통신학회논문지
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• 제18권4호
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• pp.876-884
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• 2014

본 논문에서는 개선된 정규화 최소합(improved normalized min-sum) 복호 알고리듬을 적용한 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원한다. INMS 복호 알고리듬과 SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(decoding function unit)을 구현하여 하드웨어 복잡도와 복호 성능을 최적화시켰다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 100 MHz 동작 주파수로 합성한 결과, 284,409 게이트와 62,976 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 1.8V 전원전압에서 100 MHz로 동작 가능할 것으로 평가되며, 부호율과 블록길이에 따라 약 82~218 Mbps의 성능을 가질 것으로 예상된다.

• 대한원격탐사학회지
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• 제18권2호
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• pp.107-116
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• 2002

Watershed 알고리듬을 통해 에지 기반과 영역 기반 기법을 결합한 하이브리드 영상 분할 알고리듬을 제안하였다. 먼저 minimax flow와 결합된 평균 곡률 확산을 이용하여 에지를 보존하면서 잡음을 제거를 수행한다. 영상을 watershed 알고리듬을 이용하여 분할한 후에 RAG (Region Adjacency Graph)을 사용하여 분할된 영역들간의 관계를 분석한다. RAG의 그래프 노드와 에지 비용은 분할된 영역과 두 인접한 영역사이의 상이함을 나타낸다. 최소 비용의 RAG의 에지를 찾아 가장 유사한 영역 쌍이 결정되면 두 영역은 서로 합치고 RAG은 갱신된다. 제안한 방법을 통해서 잡음을 효과적으로 감소시키고 한 화소 두께의, 닫힌 경계선을 획득할 수 있었다.

• 한국통신학회논문지
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• 제36권4A호
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• pp.414-422
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• 2011

모바일 WiMAX 표준 IEEE 802.16e의 블록길이 2,304 비트, 부호율 1/2을 지원하는 LDPC(low-density parity-check) 복호기를 설계하였다. 설계된 LDPC 복호기는 최소-합(min-sum) 알고리듬과 layered 복호를 기반으로 $96{\times}96$ 크기의 부행렬을 병렬로 처리하는 부분병렬 구조를 갖는다. 최소-합 알고리듬의 특징을 이용하여 메모리 용량을 감소시킬 수 있는 새로운 방법을 고안하여 적용함으로써 검사노드 메모리 용량을 기존의 방법보다 46% 감소시켰다. Verilog HDL로 설계된 LDPC 복호기를 $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 174,181개의 게이트와 52,992 비프의 메모리로 구현되었으며, Eb/No=2.1dB의 AWGN 채널에 대해 평균 비트 오율 (BER)는 $4.34{\times}10^{-5}$이고, 100 MHz@1.8-V로 동작하여 약 417 Mbps의 성능을 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.405-409
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• 2009

본 논문에서는 LLR (Log-Likelihood Ratio) 근사화가 LDPC (Low-Density Parity Check) 복호기의 성능에 미치는 영향을 분석하였으며, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. LLR 합-곱 (LLR sum-product) LDPC 복호 알고리듬을 근사화시킨 최소합 알고리듬 (Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 근사화 비트 폭과 최대 반복 복호 횟수에 따른 비트오율 (BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.11n 표준에 제안된 블록길이 1,944비트, 부호화율 1/2인 패리티 검사 행렬을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. LLR 근사화에 따른 비트오율 성능을 분석한 결과, LLR 비트 폭은 (7,5)이고 반복복호 횟수는 7인 경우에 비트오률 성능이 가장 우수함을 확인하였다.