• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2006.05a
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• pp.861-864
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• 2006

In this paper conduction phenomena have been considered for nano structure double gate MOSFET, using the analytical model. The Possion equation is used to obtain the analytical model. The conduction mechanisms to have an influence on current conduction are thermionic emission and tunneling current, and subthreshold swings of this paper is compared with those of two dimensional simulation to verify this model. The deviation of current path and the influence of current path on subthreshold swing have been considered according to the dimensional parameters of double gate MOSFET, i.e. gate length, gateoxide thickness, channel thickness. The optimum channel doping concentration is determined as the deviation of conduction path is considered according to channel doping concentration.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.3
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• pp.541-546
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• 2008

In this paper, conduction phenomena have been considered for nano structure double gate MOSFET, using the analytical model. The Possion equation is used to analytical model. The conduction mechanisms to have an influence on current conduction are thermionic emission and tunneling current, and subthreshold swings of this paper are compared with those of two dimensional simulation to verify this model. The deviation of current path and the influence of current path on subthreshold swing have been considered according to the dimensional parameters of double gate MOSFET, i.e. gate length, gate oxide thickness, channel thickness. The optimum channel doping concentration is determined as the deviation of conduction path is considered according doping concentration.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.7
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• pp.1537-1542
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• 2011

In this paper, the subthreshold characteristics have been analyzed for various oxide thickness of double gate MOSFET(DGMOSFET) using Poisson's equation with nonuniform doping distribution. The DGMOSFET is extensively been studying since it can shrink the short channel effects(SCEs) in nano device. The degradation of subthreshold swing(SS) known as SCEs has been presented using analytical for, of Poisson's equation with nonuniform doping distribution for DGMOSFET. The SS have been analyzed for, change of gate oxide thickness to be the most important structural parameters of DGMOSFET. To verify this potential and transport models of thus analytical Poisson's equation, the results have been compared with those of the numerical Poisson's equation, and subthreshold swing has been analyzed using this models for DGMOSFET.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.12
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• pp.53-58
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• 1998

A buried channel poly-Si TFT (BCTFT) for application of high performance integrated circuits has been proposed and fabricated. BCTFT has unique features, such as the moderately-doped buried channel and counter-doped body region for conductivity modulation, and the fourth terminal entitled back bias for preventing kink effect. The n-type and p-type BCTFT exhibits superior performance to conventional poly-Si TFT in ON-current and field effect mobility due to moderate doping at the buried channel. The OFF-state leakage current is not increased because the carrier drift is suppressed by the p-n junction depletion between the moderately-doped buried channel and the counter-doped body region.

• Proceedings of the IEEK Conference
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• 2000.06b
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• pp.9-11
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• 2000

To increase the device linearities and the breakdown-voltages of FETs, Al$\sub$0.25/ Ga$\sub$0.75/AS / In$\sub$0.25/Ga$\sub$0.75/As / Partially doped channel FET(DCFET) structures are proposed. The metal- insulator -semiconductor (MIS) like structures show the high gate-drain breakdown voltage(-20 V) and high linearities. The devices showed the small ripple of the current cut-off frequency and the power cut-off frequency over the wide bias range.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.214.1-214.1
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• 2015

Thin-film transistors (TFTs)의 채널층으로 널리 쓰이는 indium-gallium-zinc oxide (IGZO)는 높은 전자 이동도(약 10 cm2/Vs)를 나타내며 유기 발광 다이오드디스플레이(OLED)와 대면적 액정 디스플레이(LCD)에 필수적으로 사용되고 있다. 하지만, 이러한 재료는 우수한 TFT의 채널층의 특성을 가지는 반면, ZnO 기반 재료이기 때문에 소자 구동에서의 안정성은 가장 큰 문제로 남아있다. 따라서 최근, IGZO layer의 특성을 향상시키기 위한 연구가 다양한 방법으로 시도되고 있다. IGZO의 조성비를 조절하여 전기적 특성을 최적화거나 IGZO layer의 조성 중 Ga을 다른 금속 메탈로 대체하는 연구도 이루어지고 있다. 그러나 IGZO에 미량의 도펀트를 첨가하여 박막 특성 변화를 관찰한 연구는 거의 진행되지 않고 있다. 산화물 TFTs의 전기적 특성과 안정성은 산소 함량에 영향을 많이 받는 것으로 알려져 있으며, 더욱이 TFT 채널층으로 쓰이는 IGZO 박막의 고유한 산소 공공은 디바이스 작동 중 열적으로 활성화 되어 이온화 상태가 될 때 소자의 안정성을 저하시키는 것이 문제점으로 지적되고 있다. 그러므로 본 연구에서는 낮은 전기 음성도(1.22)와 표준전극전위(-2.372 V)를 가지며 산소와의 높은 본드 엔탈피 값(719.6 kJ/mol)을 가짐으로써 산소 공공생성을 억제할 것으로 기대되는 yttrium을 IGZO의 도펀트로 도입하였다. 따라서 본 연구에서는 Y-IGZO의 박막 특성 변화를 관찰하고자 한다. 본 연구에서는 magnetron co-sputtering법으로 IGZO 타깃(DC)과 Y2O3 타깃(RF)를 이용하여 기판 가열 없이 동시 방전을 이용해 non-alkali glass 기판 위에 증착 하였다. IGZO 타깃은 DC power 110 W으로 고정하였으며 Y2O3 타깃에는 RF Power를 50 W에서 110 W까지 증가시키면서 Y 도핑량을 조절하였다. Working pressure는 고 순도 Ar을 20 sccm 주입하여 0.7 Pa로 고정하였다. 모든 실험은 $50{\times}50mm$ 기판 위에 총 두께 $50nm{\pm}2$ 박막을 증착 하였으며, 그 함량에 따른 전기적 특성 및 광학적 특성을 살펴보았다. 또한, IGZO 박막 제조 시 박막의 안정화를 위해 열처리과정은 필수적이다. 하지만 본 연구에서는 열처리를 진행하지 않고 Y-IGZO의 안정성 개선 여부를 보기 위하여 20일 동안 상온에서 방치하여 그 전기적 특성변화를 관찰하였다. 나아가 Y-IGZO 채널 층을 갖는 TFT 소자를 제조하여 소자 구동 특성을 관찰 하였다. Y2O3 타깃에 가해지는 RF Power가 70 W 일 때 Y-IGZO박막은 IGZO박막과 비교하여 상대적으로 캐리어 밀도는 낮은 반면 이동도는 높은 최적 특성을 얻을 수 있었다. 상온방치 결과 Y-IGZO박막은 IGZO박막에 비해 전기적 특성 변화 폭이 적었으며 이것은 Y 도펀트에 의한 안정성 개선의 결과로 예상된다. 투과도는 Y 도핑에 의하여 약 1.6 % 정도 상승하였으며 밴드 갭 내에서 결함 준위로 작용하는 산소공공의 억제로 인한 결과로 판단된다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.05a
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• pp.709-712
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• 2012

In this paper, current-voltage have been considered for DGMOSFET, using the analytical model. The Possion equation is used to analytical. Threshold voltage is defined as top gate voltage when drain current is $10^{-7}A$. Investigated current-voltage characteristics of channel length changed length of channel from 20nm to 100nm. Also, The changes of current-voltage have been investigated for various channel thickness and doping concentration using this model, given that these parameters are very important in design of DGMOSFET. The deviation of conduction path and the influence of conduction path on current-voltage have been considered according to the dimensional parameters of DGMOSFET.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.691-694
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• 2013

This paper has presented the potential distribution for asymmetric double gate(DG) MOSFET, and sloved Poisson equation to obtain the analytical solution of potential distribution. The symmetric DGMOSFET where both the front and the back gates are tied together is three terminal device and has the same current controllability for front and back gates. Meanwhile the asymmetric DGMOSFET is four terminal device and can separately determine current controllability for front and back gates. To approximate with experimental values, we have used the Gaussian function as charge distribution in Poisson equation. The potential distribution has been observed for gate bias voltage and gate oxide thickness and channel doping concentration of the asymmetric DGMOSFET. As a results, we know potential distribution is greatly changed for gate bias voltage and gate oxide thickness, especially for gate to increase gate oxide thickness. Also the potential distribution for source is changed greater than one of drain with increasing of channel doping concentration.

• Proceedings of the Korean Vacuum Society Conference
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• 2009.08a
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• pp.209-209
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• 2009

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.329-329
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• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.