• 전기전자학회논문지
• /
• 제7권1호
• /
• pp.43-55
• /
• 2003

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 축퇴된 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 축퇴 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R 사다리 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 축퇴 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 축퇴 저항에서의 dc 전압 강하를 제거한 새로운 가변 축퇴 저항을 제안하였다. 제안된 이득조절 방법을 사용하면, 저전압에서 고속의 VGA 구현이 용이해 진다. 기존의 이득조절 방법들의 문제점과 제안된 이득조절 방법의 원리 및 장점 그리고 기존의 방법들과 성능 비교에 대해 자세히 언급하였다. 또한, 제안된 축퇴 저항을 사용하여 VGA 셀을 설계한 결과 -12dB에서 +12dB까지 6dB 단계의 이득 조절 범위에서 3dB 대역폭은 650㎒ 보다 크고, 이득오차는 0.3dB 보다 작으며, 2.5V 전원에서 3.1㎃의 전류소모 특성을 보였다.

• 전자공학회논문지
• /
• 제50권7호
• /
• pp.122-130
• /
• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 전자공학회논문지
• /
• 제53권1호
• /
• pp.59-67
• /
• 2016

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 완전-차동 선형(fully-differential linear operational transconductance amplifier : FLOTA)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 한 개의 FLOTA, 두 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp로 구성된다. 동작 원리는 FLOTA에 인가되는 두 입력 전압의 차가 각각 동일한 차동 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 단일 출력 전압을 구하는 것이다. 제안한 IA의 동작 원리를 확인하기 위해 FLOTA를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 FLOTA를 사용한 전압-전류 특성은 ${\pm}3V$의 입력 선형 범위에서 0.1%의 선형오차와 2.1uA의 오프셋 전류를 갖고 있었다. IA는 1개의 저항기의 저항 값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 10MHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}5V$ 공급전압에서 105mW이였다.

• 한국전자파학회논문지
• /
• 제19권3호
• /
• pp.358-365
• /
• 2008

본 논문에서는 CMOS 0.18 um 공정을 이용하여 UWB(Ultra Wide Band) 시스템의 낮은 대역 $3.1{\sim}4.8GHz$에서 사용할 수 있는 단일 입력-차동 출력 이득 제어 저잡음 증폭기를 설계하였다. 측정 결과는 높은 이득 모드에서 차동 출력 전력 이득은 각각 $14.1{\sim}15.8dB,\;13.3{\sim}15dB$로, 입력 반사 계수는 -10dB 이하로, lIIP3는 -19.3dBm, 잡음 지수는 $4.85{\sim}5.09dB$로 측정되었으며, 이때 전원 전압 1.8V에서 사용 전력은 19.8 mW를 사용하였다. 낮은 이득 모드에서 차동 출력 전력 이득은 각각 $-6.1{\sim}-4.2dB,\;-7.6{\sim}-5.6dB$로, 입력 반사 계수는 -10dB 이하로, IIP3는 -1.45 dBm, 잡음 지수는 $8.8{\sim}10.3dB$로 측정되었으며, 이때 전원 전압 1.8V에서 사용 전력은 5.4mW를 사용하였다.

• 대한의용생체공학회:의공학회지
• /
• 제20권2호
• /
• pp.205-212
• /
• 1999

수술실에서 수술도중 환자의 뇌파를 관찰하고자 할 경우에 전기수술기를 사용하게 되면 매우 높은 주파수와 큰 전압의 전기적 잡음이 발생하게 되며, 기존의 뇌파측정기는 이 잡음에 의해서 포화되어 뇌파 측정이 불가능하다. 본 연구에서는 고신뢰도의 뇌파 측정용 CSA 시스템을 구성하기 위하여 전기수술기의 간섭이 적은 양극 뇌파증폭기를 개발하고자 하였다. 개발된 양극 뇌파 증폭기는 balanced filter를 사용하여 전기수술기의 잡음이 뇌파 증폭기의 입력으로 들어가는 것을 줄이도록 하였으며, 전치증폭기의 전원과 신호를 접지와 분리하여 전기수술기에서 나온 전류가 뇌파 증폭기를 통해 접지로 흘러 들어가는 경로를 차단하였고, 높은 주파수에서도 CMRR 특성이 좋은 차동증폭기를 사용하여 고주파 성분의 공통 성분 잡음을 제거함으로써 전기수술기의 잡음을 상당히 줄일 수 있었다. 이와 같이 개발된 양극 뇌파증폭기는 고이득, 저잡음, 높은 CMRR, 고입력 임피던스, 낮은 열잡음 등의 특성을 가지므로 순수한 뇌파의 측정에 유용하며, 전기수술기를 사용할 경우에도 지속적으로 뇌파를 측정할 수 있는 고신뢰도의 CSA 시스템의 구현에 이용할 수 있다.

• 전자공학회논문지D
• /
• 제36D권9호
• /
• pp.6-12
• /
• 1999

전력증폭기는 동작 주파수, 동작 전압, 동작 온도에 따라 이득 및 비선형 특성이 달라져서 Feedforware 방식 선형전력 증폭기를 구현시 자동적응 주 신호 제거회로의 구현이 매우 어렵다. 보통 Pilot Tone 들을 사용하여 구현하나 본 논문에서는 입력 신호를 IQ 복조기의 LO 신호로 이용하고 빼기 회로에 인가되는 주 경로 및 보조 경로의 신호들을 IQ 복조기의 RF 신호로 이용함으로써 얻어지는 상대 위상과 진폭을 비교함으로써 주 신호 제거효과를 얻었다. 제안된 방법으로 주파수 성분이 877MHz와 882MHz 인 2-tone 입력에 따른 선형전력증폭기 출력이 36.2 ~ 28.2 dBm/tone 일 때 28.34 ~ 34.66dB의 주 신호 제거 특성을 얻었으며 선형전력증폭기의 동작 전압을 바꾸어도 31.3dB의 제거 특성을 얻었다.

• 대한전자공학회논문지
• /
• 제10권2호
• /
• pp.23-35
• /
• 1973

ECAP을 사용하여 직류, 교류, 과도현상에 대한 회로해석을 논하였으며 2단 가청주파 증폭기의 저주파 및 고주파 영역에서의 주파수 특성을 ECAP방식을 사용하여 해석하였다. 또한 근사식과 실험을 통하여 전류, 전압의 이득을 구하여 콤퓨터에 의한 값과 비교하여 본 결과 잘 일치함을 보였다.

• 대한전자공학회논문지
• /
• 제19권1호
• /
• pp.14-19
• /
• 1982

알루미늄 게이트 PMOS집적회로 제작기법을 이용하여 차동증폭기를 설계, 제작하였다. 증가형 MOSFET 만으로 회로를 구성하였으며, 각 트랜지스터의 크기는 시뮬레이션 프로그램 MSINC를 이용하여 결정하였다. 제작된 집적회로를 +15v와 -l5V의 전원으로 동작시켰을때 DC전압이득은 42dB, 동상신호제법비(CMRR)는 50dB, 전력소모는 20mW이었다.

• 대한전자공학회논문지SD
• /
• 제40권9호
• /
• pp.673-684
• /
• 2003

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다.

• 한국정보통신학회논문지
• /
• 제4권2호
• /
• pp.417-426
• /
• 2000

본 논문에서는 송신기의 전력효율을 고려하여 C급 전력증폭기를 사용함에 있어서 기존의 대역제한된 BPSK 변조의 경우 증폭기의 비선형성으로 인해 출력 스펙트럼의 측대파가 증폭기를 통과하기 전보다 증가되는 현상이 발생하는데 이를 줄여주기 위해 일정 진폭특성을 갖는 CE-CPSK변조 직접대역확산 송수신기를 제안하였다. 직접대역확산 수신기의 동기 추적루프의 성능을 분석하기 위해 두경로 레일리 페이딩 채널로 모델링하였다. 동기추적 장치는 아날로그 지연동기루프의 단점인 조, 만 간의 이득 불균형을 개선한 디지털 지연동기루프로 구현하였다. 동기 추적 과정인 디지털 지연동기 루프의 성능은 칩당 샘플링의 수가 증가할수록 신호 대잡음비가 증가할수록 전압 제어 발진기의 최대주파수 편차가 작을수록 좋아짐을 볼 수 있다.