• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.271-274
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• 2014

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) SAO(Sample Adaptive Offset) 부호화기의 효율적인 하드웨어 구조를 제안한다. SAO는 HEVC에서 새롭게 채택된 루프 내 필터 기술 중 하나이다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 메모리 접근 최소화 및 화소들의 처리를 간소화하기 위해 three-layered buffer를 사용한다. 또한 연산시간 및 연산량을 줄이기 위해서 4개의 화소들을 병렬적으로 에지 오프셋과 밴드 오프셋으로 분류하며, 화소들의 분류와 SAO 파라메터 적용을 2단계 파이프라인 구조로 구현하고, 하드웨어 면적을 줄이기 위해서 덧셈과 뺄셈, 쉬프트 연산, 그리고 재귀 비교기만을 사용한다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 180k개의 게이트로 구현되었다. 또한, 110MHz의 동작주파수에서 4K UHD급 해상도인 $4096{\times}2160@30fps$의 실시간 처리가 가능하다.

• 한국전자파학회논문지
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• 제22권3호
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• pp.399-405
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• 2011

본 논문에서는 130 nm RF CMOS 공정을 이용하여 77 GHz 자동차용 레이더 센서에 응용 가능한 Q-band LC 전압 제어 발진기(Voltage Controlled Oscillator: VCO)와 주입 잠금(injection locking) 버퍼를 설계한 결과를 보인다. LC 탱크의 위상 잡음 특성 개선을 위해 전송선을 이용하였고, 버퍼는 능동 소자 교차 결합쌍(cross-coupled pair)의 부성 저항(negative resistance)단을 이용해 발진 유무에 관계없이 높은 출력 전력을 가지도록 설계하였다. 측정된 위상 잡음은 1 MHz 오프셋 주파수에서 -102 dBc/Hz이며, 주파수 조정 범위는 34.53~35.07 GHz이다. 또한, 모든 주파수 조정 범위에서 출력 전력은 4.1 dBm 이상의 값을 가진다. 제작된 칩의 사이즈는 $510{\times}130\;um^2$이며, 1.2 V 바이어스 전압에서 LC 전압 제어 발진기가 10.8 mW, 주입 잠금 버퍼가 50.4 mW의 전력 소모를 가진다.

• 지질공학
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• 제31권4호
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• pp.603-620
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• 2021

수진기들을 서로 케이블로 연결하지 않고 독립적으로 운용하는 육상-노달 탄성파 기술을 수륙 경계지역에 대한 탄성파 반사법자료를 얻기 위해 사용하였다. 이 기술은 수진기 설치와 수거가 간편하기 때문에 지형조건 영향을 적게 받으면서 양호한 자료를 얻을 수 있다는 점에서 매우 경제적이다. 경상북도 포항시 형산강 하구를 테스트 지역으로 한 이 연구에서는 송수신 측선을 약 120 m 간격으로 서로 평행하도록 전개하여 음원은 강에서 에어건을 사용하고 무선 수신은 하상에 설치한 노달 시스템을 사용하였다. 수집된 반사파 자료들은 낮은 신호대잡음(S/N)과 불연속적인 이벤트를 보이며, 특히 직접파, 가이드파, 음파, Scholte 표면파를 포함한 대부분의 이벤트들이 현장 자료에서 쌍곡선 형태로 나타는데 이러한 특징은 송수신이 같은 측선에서 이루어지는 일반적인 탐사에서의 직선 형태와 크게 대비된다. 주된 자료처리는 저주파 고진폭 잡음에 가려진 미약한 신호를 향상시키기 위한 띠통과 필터링, 공기파를 완화시키기 위한 주파수-파수 필터링, 송수신기 사이의 전파시간을 보정하기 위한 시간지연 보정을 수행하여 궁극적으로 가이드파와 공기파에 가려진 천부의 반사파를 표출하는데 목적을 두었다. 송신기와 수신기 사이의 횡단-오프셋 거리에 따른 시간지연 보정을 위한 주시방정식과 곡선을 이 연구에서 새로이 제시하였다. 시간지연 보정 효과는 최소 횡단-오프셋 자료에서 보정 후 약 200 ms 상향 이동하는 잘 정렬된 수평층으로 잘 관찰된다, 직접파/공기파를 기준으로 한 시간지연 보정은 서로 평행한 송수신 측선에서 얻어지는 자료처리에 필수적인 것으로 나타났다. 이 연구에서 개발되고 적용된 육상 노달-수상 에어건 시스템 자료의 수집과 처리 기법은 차후 천부가스, 단층대, 연안지역 및 도심지의 엔지니어링 설계를 위해 육해상 경계 지역에서 얻어지는 고분해능 자료에 효과적으로 쉽게 적용될 것으로 기대된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• 한국전자파학회논문지
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• 제16권6호
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• pp.603-614
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• 2005

본 논문에서는 CQPSK(Compatible QPSK) 변조 방식을 이용하여 APCO P25 규격을 만족하는 직접 변환 방식 디지털 초협대역 무전기를 구현하였다. 초협대역화에 따른 DC-offset 및 AC-coupling 영향, CQPSK 변조 방식에 대한 전력 증폭기의 비선형 특성을 최소화하기 위한 무전기 RF 트랜시버 설계 및 제작 방안을 제시하였다. 직접 변환 방식 RE 트랜시버 및 DSP 모듈과의 연동 시험 결과 송신기의 경우 36.8 dBm의 PEP에서 FCC 방사 마스크 규격을 만족하였다. PWM 제어 신호에 의한 수신기 AGC 동작 범위는 40 dB 범위에서 선형적으로 동작 하였고, 수신 감도 레벨(-116 dBm)에서도 양호한 음성 통화가 가능하였다. 또한 입력 SNR에 따른 BER 성능 및 주파수 오프셋 변화에 대한 BER 성능 측정 결과 무전기 성능 요구 규격을 만족함을 확인하였다.

• 한국전자통신학회논문지
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• 제7권4호
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• pp.715-720
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• 2012

본 연구는 1V 미만의 전원 전압에서 저 위상잡음 동작에 적합한 혼성 평형 전압제어 발진기 회로를 제안한다. 제안한 회로의 개별 반 회로에서는 바렉터 통합형 궤환 커패시터를 사용한다. 바렉터 통합형 궤환 커패시터의 사용으로 인해 발진기 탱크회로내의 부성저항이 더욱 증가되며 이는 1V 미만 전원전압에서도 발진기의 안정된 발진시동을 보장한다. 또한, 본 연구에서는 이러한 부성저항의 증가 현상을 이론적으로 해석한다. $0.18{\mu}m$ RF CMOS 기술을 사용한 시뮬레이션 결과는 발진 주파수 4.87GHz의 1MHz 오프셋에서 0.6 V에서 0.9 V 사이의 전원 전압에 걸쳐 -122.4 dBc/Hz에서 -125,5 dBc/Hz까지의 위상잡음을 나타냄을 보여준다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.391-396
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• 2013

본 논문에서는 고성능 HEVC 복호기 설계를 위해 SAO(Sample Adaptive Offset)의 수행시간 단축과 연산량, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 SAO 하드웨어 구조는 $8{\times}8$ CU(Coding Unit)를 처리하는 연산기를 구성하여 하드웨어 면적을 최소화하고, 내부레지스터를 이용하여 $64{\times}64$ CU의 처리를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조 대신 bottom-up 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화한다. 제안한 SAO 하드웨어를 TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리 이용해 합성한 결과 게이트 수는 30.7k개의 로직게이트로 구현되며 최대동작주파수는 250MHz이다. 제안한 SAO 하드웨어 구조는 하나의 매크로 블록을 복호화하는데 64사이클이 소요된다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.414-422
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• 2013

본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

• 한국위성정보통신학회논문지
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• 제10권2호
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• pp.109-114
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• 2015

프레임 동기화는 전송 프레임 헤더에 주기적으로 삽입되는 프리엠블(preamble) 패턴과 수신 심볼 간의 상관 연산을 통해 이루어지며 프레임의 시작점 및 구조 검출을 하는 것이 목적이다. 본 논문은 위성 기반 DVB-S2 시스템 요구사항에 부합하는 프레임 구조 획득 방법에 대해 기술하였다. DVB-S2 수신 신호는 매우 낮은 신호 대 잡음비를 가지며 심볼 속도 대비 20%에 상응하는 주파수 오프셋 성분이 포함되어 있다. 또한 규격은 프레임 당 심볼 수가 상이한 16가지의 프레임 구조를 지원하고 있다. 본 논문에서는 위의 환경에서 정확하고 빠른 프레임 동기화를 위해 프레임 헤더의 SOF와 PLSC 정보를 이용하여 상관 열을 발생시키고 상관 값 누적을 통해 프레임 동기 및 구조 검출을 실시하였다 마지막으로 컴퓨터 모의실험을 통해 평균 획득 시간(mean acquisition time), 프레임 구조 검출 오류율에 대한 성능평가를 실시하였다.

• 한국산학기술학회논문지
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• 제11권8호
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• pp.3053-3059
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• 2010

DS-CDMA 방식은 하나의 무선 채널을 다수의 이동국들이 시간과 주파수를 공유하여 사용하게 되는데, 이때 이동국 간의 간섭 최소화를 목적으로 PN 부호(Pseudo-noise Code)를 사용한다. 하지만 PN 부호는 상관 특성으로 시간지연이 0일 때 상관 값이 1이 되지만, 시간지연이 0이 아닐 때는 상관 값이 1/N이 되어 완전한 상관 특성을 이루지 못하게 된다. 이로 인해 사용자가 증가될 경우 사용자 간의 간섭에 의해 성능 저하 및 시스템 용량 제한 문제가 여전히 발생할 수 있다. 따라서 본 논문에서는 PN 부호가 이상적인 자기 상관관계를 가지게 하고, 오프셋(offset)을 가진 PN 부호를 사용함으로써 사용자들 간의 다원접속간섭(Multiple Access Interferemce)을 제거함을 증명하였다.