• 한국음향학회지
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• 제28권7호
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• pp.661-667
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• 2009

해면질골에서 위상속도 및 감쇠계수와 구조적 특성 사이의 상관관계를 고찰하기 위하여 나일론 줄을 평행하게 배열하여 제작된 해면질골 팬텀이 이용되었다. 7개의 해면질골 팬텀의 골소주 간격 (trabecular separation; Tb.SP)은 $300\;{\mu}m$부터 $900\;{\mu}m$까지 분포하였으며, 골용량 비율 (volume fraction: VF)은 1.6%부터 8.7%까지 분포하였다. 해면질골 팬팀의 위상속도 및 감쇠계수는 12.7 mm의 직경 및 1 MHz의 중심 주파수를 갖는 한 쌍의 광대역, 비집속형 초음파 변환기와 함께 수중에서 투과법을 이용하여 측정되었다. 1 MHz에서 측정된 위상속도 및 감쇠계수는 Tb.Sp이 증가함에 따라 거의 선형적으로 감소하였으며, VF이 증가함에 따라 거의 선형적으로 증가하였다. 위상속도 및 감쇠계수를 독립변수로 하고 Tb.Sp 및 VF을 종속변수로 하는 단순 및 다중선형회귀모델로부터 VF 예측을 위한 결정계수가 Tb.Sp 예측을 위한 결정계수에 비하여 높게 나타나는 것을 알 수 있었다. 이와 같이 나일론 줄을 평행하게 배열하여 제작된 해면질골 팬텀에서 나타나는 결과는 사람의 해면질골에서 나타나는 결과와 잘 일치하였으며, 해면질골에서 위상속도 및 감쇠계수 측정으로부터 구조적 특성 평가가 가능하다는 것을 알 수 있었다.

• 한국전자파학회논문지
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• 제23권2호
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• pp.262-265
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• 2012

본 논문에서는 Ka-대역에서 도파관 기반으로 동작하는 2 W급 소형 전력 모듈과 35 GHz에서 25 dB 이상의 높은 격리도 특성을 가지는 4:1 도파관 전력합성기를 이용하여 8 W 전력 모듈을 제작하고 평가하였다. 도파관-마이크로스트립 변환 구조를 사용하여 4개의 소형 전력 모듈을 제작하였으며, 32.5~33.3 dBm의 출력 전력과 26.9~28.7 dB의 전력 이득 특성을 얻었다. 제작된 4개의 소형 전력 모듈은 저항성 격막을 삽입하여 제작한 4:1 도파관 전력합성기로 결합되었고, 중심 주파수 35 GHz, 6 V 드레인 전압 조건에서 39.0 dBm(8 W)의 출력 전력과 26.4 dB의 전력 이득 특성을 보였으며, 6.5 V 드레인 전압에서는 39.6 dBm(9.1 W)의 출력 전력과 26.7 dB의 전력 이득 특성을 보였다.

• 한국전자파학회논문지
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• 제16권7호
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• pp.671-680
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• 2005

CQPSK(Compatible QPSK) 디지털 변조 기술을 이용하는 초협대역 단말기용 송신기에 가장 핵심적인 부품들 중의 하나인 카테지안 궤환 루프(CFL: Cartesian Feedback Loop) 선형화 칩을 $0.35{\mu}m$ CMOS 기술을 이용하여 설계 및 제작하였다. 직접 변환 방식 및 CFL칩을 이용하여 요구되는 부품 수를 줄임에 의하여 송신기의 저비용 및 소형화가 가능하고, 이를 통하여 송신 전력 효율 및 선형성을 향상시켰다. 또한 CMOS기술을 통하여 저전력 구동이 가능하도록 하였다. 송신 성능 시험 결과 PEP 37 dBm(5 W)의 출력 전력에서 CFL 칩을 구동하여 -25 dBc의 상호 변조 왜곡(@ 3 kHz주파수 오프셋) 개선을 통하여 FCC 47 CFR 90.210 E에 정의된 방사 마스크 규격을 만족함을 확인하였다. 또한 상기 언급된 송신 특성 개선에 가장 영 향을 미치는 성분들인 DC-offset 성분, 궤환 루프에서 발생하는 왜곡 성분을 보상하기 위한 루프 이득 및 위상 값들을 조정할 수 있도록 컴퓨터와의 외부 인터페이스를 구현하여 소프트웨어적으로 이러한 값들을 제어할 수 있도록 프로그램화 하였다.

• 한국항행학회논문지
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• 제20권1호
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• pp.8-14
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• 2016

본 논문은 한국형 위성기반보정시스템인 KASS (Korea augmentation satellite system)을 구성하는 위성통신국과 임차해 구축 예정인 2기의 정지궤도 위성이 포함된 위성통신시스템에 대한 상위개념의 설계분석 결과를 제시하였다. 위성통신국의 주요 기능인 중앙처리국으로부터의 보정정보 및 무결성 정보를 수신하여 해당 메시지에 대한 부호화, 변조 후 주파수변환 및 신호증폭에 대한 내용과 그 기능을 만족하는 설계를 위한 분석내용을 각 과정에 대한 개념, GEO 위성을 추가적인 기능인 GPS 위성 레인징 신호, GEO 레인징 신호를 사용하기 위한 GEO 위성에 대한 정밀 궤도결정기술, 그리고 GPS 위성과 GEO 위성간 시각 동기를 위한 클럭 조정에 대하여 기술하였다. 추가적으로 중계기 대역폭에 따른 GEO 위성 레인징 성능 분석결과로 SBAS 보강 서비스를 위해서는 최소한 2.2 MHz 의 GPS와 같은 레인징 서비스를 위해서는 18.5 MHz의 대역폭이 필요함을 제시하였다. 이러한 분석내용은 GEO 위성과 위성통신국의 설치장소가 최종 확정되면 최종 분석을 수행하여 KASS 위성통신시스템 설계에 반영할 예정이다.

• 전자공학회논문지
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• 제50권9호
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• pp.68-73
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• 2013

본 논문에서는 수면 중에 사용자의 건강상태를 모니터링 하기 위한 U-health 시스템으로 맥박 수와 맥박 파형 검출 회로를 제안하였다. 제안된 검출 회로의 출력은 배터리의 교체 없이 장시간 사용하기 위하여 건강 상태에 따라 맥박 수 또는 맥박 파형이 선택된다. 이러한 동작을 위해 제안된 신호 검출 회로는 ADC 모드 또는 카운트 모드로 동작하는 이중 모드 ADC와 간단한 디지털 로직으로 구성된 판별기를 사용하였다. 우선 초기에는 카운트 모드로 동작하는 이중 모드 ADC를 통해 4초 동안의 맥박 수를 검출한다. 검출된 맥박수는 판별기에서 1분간 누적한 뒤 건강 상태를 판별한다. 건강 이상 등으로 맥박 수가 설정된 정상 범위를 벗어난 경우 이중 모드 ADC는 ADC 모드로 동작하며 맥박 파형을 1kHz의 샘플링 주파수로 10bit의 디지털 데이터로 변환한다. 데이터는 버퍼에 저장하였다가 620kbps의 속도로 RF Tx를 통해 단말기로 전송한다. 이때 RF Tx는 모드에 따라 1분 혹은 1ms 간격으로 동작한다. 제안된 신호 검출 회로는 $0.11{\mu}m$ 공정으로 설계하였으며 $460{\times}800{\mu}m^2$의 면적을 차지한다. 측정결과 제안된 검출 회로는 1V의 동작 전압에서 카운트 모드에서는 $161.8{\mu}W$, ADC 모드에서는 $507.3{\mu}W$의 전력을 소모한다.

• 한국전자파학회논문지
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• 제24권1호
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• pp.27-35
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• 2013

본 논문에서는 초광대역 마이크로스트립-coplanar stripline(CPS) 발룬의 평형도 해석을 이용한 광대역 특성을 가지는 소형화된 quasi-Yagi 안테나를 제안하였다. 기존 구조의 밑면의 반사기를 제거하고, 접지면을 반사기로 사용하여 안테나 크기를 줄였다. 그리고 마이크로스트립 선로에서 평형 선로인 CPS로 변환해 주는 평면형 발룬의 특성을 확인하기 위해 CPS 출력 포트에서 크기 및 위상 불평형 특성을 조사하고 분석하여 광대역 안테나 급전에 적합함을 보였다. 해석 결과, 7~20 GHz 이상까지 각각 1 dB 이하, $180{\pm}5^{\circ}$ 이내의 크기 및 위상 불평형 특성을 얻었다. 제안된 발룬을 적용하여 최종 설계한 안테나는 6.9~15.1 GHz(74.5 %)의 넓은 주파수 대역폭을 가졌고, 이득은 3.7~5.5 dBi, 10 dB 이상의 전후방비, 그리고 방사 효율은 전 대역에서 평균적으로 94 %의 우수한 특성을 가졌다.

• 한국항행학회논문지
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• 제25권1호
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• pp.68-77
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• 2021

본 논문에서는 높은 동특성 환경에서 동작이 가능한 GPS/MEMS IMU 통합항법 수신모듈을 설계 및 제작하고, 그 결과를 확인하였다. 설계한 모듈은 RF 수신부, 관성측정부, 신호처리부, 상관기, 항법 S/W로 구성된다. RF 수신부는 저잡음증폭, 주파수 변환, 필터링, 자동이득조절 기능을 수행하고, 관성측정부는 3축 자이로스코프, 가속도계, 지자기센서가 적용된 MEMS급 IMU로부터 측정 데이터를 수집하여 항법S/W로 전달하는 인터페이스를 제공한다. 신호처리부 및 상관기는 FPGA 로직으로 구현하여 필터링 및 상관 값 계산을 수행하고, FPGA 내부 CPU를 사용하여 위성항법, 통합항법 S/W를 구현하였다. 제작된 모듈의 크기는 95.0 × 85.0 × 12.5 mm 이고, 무게는 110g을 확인하였으며, 동적성능 1200m/s, 가속도 10g의 환경에서 규격 이내의 항법정확도 성능을 확인하였다.

• 한국항행학회논문지
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• 제26권5호
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• pp.365-372
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• 2022

관성 측정 센서는 사람 행동 인식 시스템에 주로 사용되는 센서들에 비해 크기가 작고 가벼우며 낮은 비용으로 시스템의 경량화를 달성할 수 있다. 따라서, 본 논문에서는 관성 측정 센서를 이용한 이진 신경망 기반 걸음걸이 패턴 분석 시스템을 제안하고, 연산 가속을 위한 FPGA 기반 가속기 설계 및 구현 결과를 제시한다. 관성 측정 센서를 통해 걸음걸이에 대한 6가지 신호를 측정하고, 단시간 푸리에 변환을 이용하여 스펙트로그램을 추출한다. 높은 정확도를 가지는 경량화 시스템을 갖추기 위해 걸음걸이 패턴 분류에 BNN (binarized neural network) 기반 구조를 사용하였고, 검증 결과 97.5%의 높은 정확도와 메모리 사용량이 합성곱 신경망에 비해 96.7% 감소한 것을 확인하였다. 이진 신경망의 연산 가속을 위해 FPGA를 이용한 하드웨어 가속기 구조로 설계하였다. 제안된 걸음걸이 패턴 분석 시스템은 24,158개의 logic, 14,669개의 register, 13.687 KB의 block memory를 사용하여 구현되어 62.35 MHz의 최대 동작 주파수에서 1.5ms 내에 연산이 완료되어 실시간 동작이 가능함을 확인하였다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제8권6호
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• pp.853-861
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• 2018

본 논문에서는 전기철도차량이 운행할 때 이상 전압상승에 의한 문제점을 해결할 수 있는 고조파 제한장치의 적용을 제안한다. 운행 중 열차에 전력을 공급하는 교류가선은 25kV/60Hz의 전기를 공급하기 위하여 사용되지만 철도차량 전기장치의 기술발전에 따라 점차 가선에 포함되는 고조파의 크기 및 주파수의 변형이 다양해지고 있다. 최근 열차안전운행에 심각한 문제가 되고 있는 주회로 기기인계기용변압기(Potential Transformer, PT)의 파손이나 주변압기 등의 열손증가는 가선 전원의 고조파로 인한 순간적인 무효전류의 증가로 생기는 현상이다. 주회로 기기의 저주파형 트랜스포머로 고주파수 성분이 유입되면 트랜스 코어의 히스테리시스에 의한 철손 증가 및 기생 커패시턴스에 흐르는 전류가 증가하므로 발열이 발생하게 된다. 이러한 문제 해결을 위해 최근 시퀀스의 조정으로 전력변환 장치의 인위적인 NOTCH OFF가 적용되었다. 그러나, OFF 신호를 받아 제어하는 방식은 지상과 차상 장치의 상호작용으로 동작하므로 불량 발생 시 무효화 되며, 실제 사고가 발생되고 있다. 따라서, 근본적인 문제해결을 위한 방법으로 고조파 전류가 가급적 변압기에 유입되지 않도록 하는 것이 필요하며, 고조파 전류의 유입으로 인해 빈번하게 발생되고 있는 열차사고를 방지하고 안전한 운행을 위해 열차의 실험 분석과 고조파 제한장치의 시뮬레이션을 통한 장치의 타당성 검증을 위한 연구를 수행하였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.