• 한국진공학회지
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• 제18권3호
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• pp.197-202
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• 2009

사중극 질량분석기(Quadrupole Mass Spectrometer, QMS) 이온전류의 안정성은 진공공정 가스를 모니터링 하는데 중요한 요소 중 하나이다. 진공챔버에 질소가스를 주입하여 압력을 일정하게 유지하면서 시간에 따른 이온전류의 변화를 모니터링 하였다. 진공챔버는 측정하기 전에 잡음신호를 줄이기 위해 ${\sim}3{\times}10^{-9}\;Torr$ 까지 배기하였고, 두개의 이온소스를 측정했다; 하나는 오염된 것으로 갈색 또는 검은색을 띄고 있고 다른 하나는 새 것이다. 질소 압력 $1{\times}10^{-5}\;Torr$에서, 오염된 이온소스의 이온 전류는 시간이 지남에 따라 더 빨리 감소했다. 대략 5.5 시간이 지난 후, 감소율은 새 것이 ${\sim}46%$이고 오염된 것은 ${\sim}84%$였다. 필라멘트 재질이 이온 전류감소에 미치는 영향을 관찰하기 위해서 텅스텐 선의 반을 산화이트륨($Y_2O_3$)으로 코팅하여 필라멘트를 제작하였다. 유사한 이온전류 감소현상이 재질이 다른 두 필라멘트에서 나타났는데 이것은 필라멘트 재질에 의한 온도의 변화 즉 baking 효과로는 이온전류 감소의 원인을 개선할 수 없다는 것을 의미한다. 전반적으로 이온전류의 감소율은 필라멘트 재질보다 이온소스의 오염과 더 밀접하게 관계되어 있다.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2006년도 학술발표회 논문집
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• pp.1385-1390
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• 2006

외국에서 ASM 모델의 BNR 적용 연구결과를 국내 하수에 적용하기에는 하수농도, 온도, 슬러지농도 등이 국내와는 달라 적용상 무리가 있다. 본 연구에서 BNR 시뮬레이션을 위한 입력 자료로 활용되는 인자들은 IAWPRC task group에서 제안하는 값들을 사용하되 국내 하수성상에서 필요로 하는 인자들은 직접 실험을 통하여 부분적으로 구해냄으로써 모델 시뮬레이션의 신뢰도를 높이고자 하였다. F/M비의 변화량과 1/SRT과의 관계로부터, 종속영양미생물 생산계수 $Y_H$값을 구한결과, 0.40mg VSS/mg COD였다. 이것을 ASM No.2d에 적용하기 위하여 mg cell COD formed/mg COD oxidized 단위로 환산한 결과 0.58을 나타냈다. H 하수처리장의 1차 침전지 하수를 이용하여 호기성상태에서 OUR Test를 통한 미생물에 의한 유기물 섭취시 산소섭취율 변화를 측정하였다. 호기성상태와 무산소상태에서 구한 쉽게 분해되는 용존성유기물(Ss)값을 비교해보면 각각 35.5mg/L와 39.9mg/L로 약간의 차이는 있으나 유사한 값을 보여주고 있다. 시뮬레이션을 위한 동력학적 계수 중 무산소 상태에서 종속영양미생물의 ${\mu}_{max,H}$는 $3.56d^{-1}$로 나타났고, 호기성상태에서는 구하면 ${\mu}_{max,H}$는 $4.2d^{-1}$로 산출되었다. 종속영양미생물의 사멸계수 $b_H$를 구하기 위한 실험에서 초기 OUR의 10%이내가 될 때까지 걸린 시간은 7일정도가 걸렸으며, 사멸률 $b_H$는 $0.043hr^{-1}$로 나타났다. 독립영양미생물의 최대비성장률 ${\mu}_{max,A}$는 최대암모니아 섭취률을 이용하여 구한 결과 $0.65d^{-1}$로 나타났다.EX>$60%{\sim}87%$가 수심 10m 이내에 분포하였고, 녹조강과 남조강이 우점하는 하절기에는 5m 이내에 주로 분포하였다. 취수탑 지점의 수심이 연중 $25{\sim}35m$를 유지하는 H호의 경우 간헐식 폭기장치를 가동하는 기간은 물론 그 외 기간에도 취수구의 심도를 표층 10m 이하로 유지 할 경우 전체 조류 유입량을 60% 이상 저감할 수 있을 것으로 조사되었다.심볼 및 색채 디자인 등의 작업이 수반되어야 하며, 이들을 고려한 인터넷용 GIS기본도를 신규 제작한다. 상습침수지구와 관련된 각종 GIS데이타와 각 기관이 보유하고 있는 공공정보 가운데 공간정보와 연계되어야 하는 자료를 인터넷 GIS를 이용하여 효율적으로 관리하기 위해서는 단계별 구축전략이 필요하다. 따라서 본 논문에서는 인터넷 GIS를 이용하여 상습침수구역관련 정보를 검색, 처리 및 분석할 수 있는 상습침수 구역 종합정보화 시스템을 구축토록 하였다.N, 항목에서 보 상류가 높게 나타났으나, 철거되지 않은 검전보나 안양대교보에 비해 그 차이가 크지 않은 것으로 나타났다.의 기상변화가 자발성 기흉 발생에 영향을 미친다고 추론할 수 있었다. 향후 본 연구에서 추론된 기상변화와 기흉 발생과의 인과관계를 확인하고 좀 더 구체화하기 위한 연구가 필요할 것이다.게 이루어질 수 있을 것으로 기대된다.는 초과수익률이 상승하지만, 이후로는 감소하므로, 반전거래전략을 활용하는 경우 주식투자기간은 24개월이하의 중단기가 적합함을 발견하였다. 이상의 행태적 측면과 투자성과측면의 실증결과를 통하여 한국주식시장에 있어서 시장수익률을 평균적으로 초과할 수 있는 거래전략은 존재하므로 이러한 전략을 개발 및 활용할 수 있으며, 특히, 한국주식시장에 적합한 거래전략은 반전거래전략이고, 이 전략의 유용성은 투자자가 설정한 투자기간보다 더욱 긴 분석기간의 주식가격정보에 의하여 최대한 발휘될 수 있음을 확인하였다.(M1), 무역적자의 폭, 산업의 생산

• 한국식품영양과학회지
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• 제45권1호
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• pp.68-75
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• 2016

본 연구에서는 카카오닙을 제조하기 위한 카카오콩에 대한 반열풍식 로스팅 최적 조건을 탐색하고, 콘칭 온도(50, $60^{\circ}C$)와 시간(24, 48, 72 h)을 달리하여 제조한 커버춰의 항산화 활성의 차이를 분석함으로써 기능성 커버춰의 가공조건에 대한 기초자료를 제공하고자 하였다. 라디칼 소거능 및 기능성 성분의 함량 분석 결과 카카오닙은 모든 분석 항목에서 가열하지 않은 시료가 가장 높은 값을 나타냈다. 또한 로스팅 처리군 내에서는 로스팅 초기에는 급격히 감소하였으나 25분까지는 시간 경과에 따라 항산화능이 증가하였으므로, 항산화능의 크기는 대체로 R0(raw cacao nib), R25($200^{\circ}C$, 25분 로스팅한 시료), R30($200^{\circ}C$, 30분 로스팅한 시료), R20($200^{\circ}C$, 20분 로스팅한 시료), R15($200^{\circ}C$, 15분 로스팅한 시료)의 순으로 높은 것으로 분석되었다. 커버춰는 같은 카카오매스 함량(cacao mass content, CMC)의 시료 간에는 콘칭 온도가 높을수록 항산화능이 높게 측정되었다. 종합적으로 보았을 때 로스팅 및 콘칭 공정과 같은 가열 처리는 카카오닙의 기능성 성분의 조성 변화에 영향을 주었으며, DPPH를 제외한 ABTS, 총 폴리페놀 함량, 총 플라보노이드 함량의 결과는 서로 유사한 경향을 보였다. 또한 총 플라보이드 함량을 제외한 나머지 실험 결과에서는 커버춰의 제작 시 총 플라보노이드 함량을 10% 높이는 것보다 콘칭 온도를 $10^{\circ}C$ 높이는 것이 항산화 능력을 더 많이 상승시키는 효과를 나타냈다. HPLC를 이용한 대표적인 카테킨 유래 화합물 정량 결과 카카오닙에서는 생시료가 4가지 항목 모두에서 로스팅을 거친 시료들에 비해 높은 값을 보였다(P<0.05). Procyanidin B1은 군 간 유의적인 차이가 없었고, procyanidin B2와 catechin, epicatechin의 함량은 모두 로스팅 시간이 25분 이내인 경우에 증가하였으나, 30분 로스팅을 거친 시료(R30)는 감소하였다(P<0.05). 따라서 $200^{\circ}C$에서 25분 동안 로스팅을 처리한 시료(R25)가 기능성 성분을 가장 많이 함유한 것으로 분석되었다. 커버춰의 경우 대체로 콘칭 시간이 경과할수록 procyanidin B1의 함량이 증가하였다. Procyanidin B2와 catechin, epicatechin은 모든 시료에서 48시간 동안 콘칭을 거친 시료가 유의적으로 높은 값을 보였으므로, $60^{\circ}C$에서 48시간 동안 콘칭을 거친 70% CMC의 커버춰(HH48)가 모든 시료들 중 가장 많은 카테킨 유래 화합물을 함유한 것으로 나타났다.

• Korean Chemical Engineering Research
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• 제55권3호
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• pp.419-425
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• 2017

본 연구에서는 벤치급 건식 $CO_2$ 포집 성능평가 장치에서 흡수반응기 내부의 구조와 형태에 따른 K-계열 흡수제(KEP-CO2P2, 한국전력공사 전력연구원)의 성능특성을 확인하였다. 흡수반응기 혼합영역(mixing-zone)에 구조와 형태가 다르게 제작된 두 종류의 열교환기가 적용되었으며, 각각 CASE 1과 CASE 2로 나뉘어 동일한 조업조건으로 연속운전을 수행하였다. 연속운전동안 흡수반응 온도는 $75{\sim}80^{\circ}C$, 재생반응 온도는 $190{\sim}200^{\circ}C$, 그리고 반응기체($CO_2$) 농도는 12~14 vol%으로 설정하였다. 특히 흡수제의 흡수능 비교를 위해 흡수반응기 혼합영역의 차압을 400~500 mm$H_2O$로 유지하며 운전하였다. 또한 반응 후 채집한 시료는 반응성 비교를 위해 TGA를 이용하여 물성분석을 하였다. CASE 1 실험에서 $CO_2$ 제거효율과 동적흡수능은 각각 64.3%, 2.40 wt%으로 산출 되었고, CASE 2 실험에서 $CO_2$ 제거효율과 동적흡수능은 각각 81.0%, 4.66 wt%으로 산출되었다. 또한 반응 후 흡수제에 대한 TGA 측정 결과의 무게감량을 이용하여 흡수제의 동적흡수능을 계산한 결과, CASE 1과 CASE 2 실험에서 반응 후 흡수제의 동적흡수능은 각각 2.51 wt%와 4.89 wt%으로 산출되었다. 결론적으로 동일한 조업조건에서 흡수반응기 내부에 삽입되는 열교환기의 구조와 형태에 따라 흡수제의 성능 차이가 있는 것을 확인하였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.408-412
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• 2018

이 논문에서는 40nm CMOS 공정을 이용하여 제작된 26GHz 가변 이득 증폭기에 대한 연구를 수행하였다. 79GHz를 사용하는 자동차 레이더의 경우 주파수 특성상 회로 전체를 79GHz로 설계 및 매칭 하기 보다는 Down conversion 하여 낮은 주파수대역으로 구동하거나 Up conversion 전에 낮은 주파수 대역을 이용하는 것이 설계 및 구동에 유리하다. 실제적으로 TTD(True Time Delay)를 통해 시간지연을 이용하는 Phased Array System 의 경우에도 현재 기술로는 낮은 주파수로 Down conversion하는 것이 오차를 줄이고 실제적 시간지연을 구현하는데 좋다. 79GHz 주파수의 1/3인 26GHz 주파수 대역에서 동작하는 VGA(Variable Gain Amplifier)에 대하여 설계하였고 1-stage의 cascode amplifier 형태로 구성된 회로에서 VDD : 1V, Bias 0.95V, S11은 < -9.8dB(Mea. High gain mode), S22 <-3.6dB(Mea. High gain mode), Gain : 2.69dB(Mea. High gain mode), P1dB : -15 dBm (Mea. High gain mode) 로 설계되었다. Low gain mode 에서는 S11은 < -3.3dB(Mea. Low gain mode), S22 < -8.6dB(Mea. Low gain mode), Gain : 0dB(Mea. Low gain mode), P1dB : -21 dBm (Mea. Low gain mode)로 설계되었다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제40권3호
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• pp.43-53
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• 2003

TFT LCD 와 같은 디지털 디스플레이 디바이스는 CRT 와 같은 아날로그 디스플레이 디바이스와 달리 그 제조 과정에서부터 해상도가 정해져 버리는 단점을 가지게 된다. 그러나 이들 디스플레이 디바이스에 출력이 되는 입력 화면의 해상도의 종류는 매우 다양하며 출력 디바이스의 해상도 또한 날로 다양해지고 있다. 이러한 입력 영상의 해상도를 출력 영상의 해상도에 맞게 스케일을 늘리거나 줄이는 일(interpolation / decimation)을 하는 것을 영상 스케일러라고 한다. 이러한 스케일 up/down 과정에서 생길 수 있는 영상의 열화를 줄이기 위한 알고리즘과 이를 이용한 H/W cost가 저렴한 영상 스케일러에 대한 연구가 기존에 진행되어 왔다. 본 논문에서는 영상 scale up/down에 있어서 이상적이라 할 수 있는 연속 공간에서의 광학적 영상 확대/축소를 이산 공간인 디지털 디스플레이 비다이스에 맞게 옮긴 Winscale 알고리즘을 제안한다. 그리고 제안된 알고리즘을 이용한 영상 스케일러를 Verilog XL을 이용해서 H/W로 구현하였다. 그리고 삼성 SOG 0.5㎛ 공정을 이용하여 실제 칩으로 제작되었다. 기존의 다른 소프트웨어에서 사용되고 있는 영상스케일링 알고리즘을 이용해서 스케일된 영상의 R, G, B 각 칼라 채널에 대한 PSNR 값을 가지고 스케일링 기능의 우열을 비교했다. 또한 H/W cost 도 비교하였다. 이러한 Winscale 방법을 이용한 영상 스케일러는 영상 품질은 기존의 알고리즘과 비등하거나 우수하면서 H/W cost 가 기존의 것들 보다 저렴하기 때문에 영상 스케일러가 필요한 다양한 디지털 디스플레이 디바이스에 사용될 수 있을 것이다.성이 가장 높았고, 그람양성균과 그람음성균의 항균활성은 젖산균과 효모보다 더 높게 나타났다.치는 LC군(저칼슘식이군)에서 유의하게 높았고, 정상수준의 칼슘을 섭취한 각 군에서는 차이를 나타내지 않았다. 대퇴골의 습윤무게는 참다랑어골분(TB)군과 구연산처리 된 참다랑어 골분(CT)군에서 높은 수치를 나타내었고, 건조후의 무게는 저칼슘군(LC)을 제외한 정상수준의 칼슘 투여군 간에 차이가 없었다. 대퇴골의 회분 함량은 정상수준의 칼슘식이군들에 비해 저칼슘식이인 LC군에서 유의하게 낮았다. 체중 100g 당의 대퇴골의 칼슘함량은 저칼슘식이(LC)군에서 유의적으로 낮았고 칼슘급원에 따라 차이를 나타내지 않았다. 대퇴골의 골밀도 측정 결과 저칼슘식이인 LC군은 정상식이군에 비해 골밀도가 유의하게 낮았으며, 동일한 정상수준의 칼슘이 공급된 실험군 사이에서는 참다랑어골분(TB)군의 골밀도가 가장 높은 수치를 보였다. 본 연구결과 여러 가지 칼슘급원에 따른 흰쥐의 골격대사는 큰 차이를 나타내지 않았으며, 저칼슘군과의 차이가 두드러져 양적인 면에서의 칼슘공급의 중요성을 지적할 수 있겠다. 대퇴골의 중량이나 회분, 칼슘 및 대퇴골의 골밀도 결과로 보아 참다랑어 골분은 탄산칼슘군이나, 기존에 칼슘 급원으로 사용해 오던 우골분수준으로 뼈의 건강유지 면에서 긍정적인 가치를 부여할 수 있는 것으로 사료된다.EFA)의 함량은 유리지질이 결합지질에 비하여 높았으나 w3 고도불포화방방산(w3-HU-FA)의 함량에 있어서는 그 반대이었다. 부위별로는 지질의 함량 및 지방산의 조성이 많은 차이를 보였다.{2+}$ 26 및 $Na^+$ 26 mg $L^{-1}$이었다. 양액

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.