• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.535-537
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• 2002

인터넷의 확산과 네트워크 기술의 발전에 따라 네트워크 메커니즘은 그 설계 및 이해가 더욱 복잡해져 가고 있고, 분산 시스템 환경에서의 역할과 중요성도 날로 더해져 가고 있다. 본 논문에서는 네트워크 메커니즘의 정확성 검증을 위한 정형검증 연구의 일환으로, Reactive system의 모델링 및 검증을 위해 개발된 정형검증 언어인 Esterel을 이용한 Abracadabra 프로토콜의 정형 검증을 통해, 통신 프로토콜에 대한 Esterel의 정형검증 능력을 분석하고 좀더 복잡한 통신 프로토콜에 대한 정형 검증의 적용 가능성을 타진하고자 한다.

• Journal of KIISE:Computing Practices and Letters
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• v.12 no.2
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• pp.141-148
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• 2006

This paper suggests method of safe security S/W by verifying and its result of formal verification tool. We will survey many formal verification tools and compare features of these tools. And we will suggest what tool is appropriate and methodogoly of developing safe security S/W. The Z/EVES is the most appropriate tool. This paper proposes formal verification of ACS by using RoZ tool which is formal verification tool to create UML model. The specification and verification are executed using Z/EVES tool. These procedures can find weak or wrong point of developed S/W.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.602-604
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• 1999

Statechart는 다른 정형 명세와는 달리 그림으로 시스템을 명세하기 때문에 정형기법에 익숙하지 않은 사람도 쉽게 이해할 수 있다. 또한 시스템의 동작을 보다 명확하고 가시적으로 시뮬레이션 할 수 있는 장점이 있다. 그러나 이 명세방법은 시스템의 특성을 정형 검증의 기능은 제공하고 있지 못한 것이 단점으로 지적되고 있다. 이러한 단점을 해결하기 위해 본 논문에서는 statechart로 기술된 명세를 정형 검증 언어인 SMV 및 PROMELA로 변환하여 검증하는 방법에 대해 논한다.

• Journal of KIISE:Computing Practices and Letters
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• v.8 no.1
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• pp.46-61
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• 2002

Among the many phases involved in software development, requirements analysis phase in generally considered to play a crucial role in determining the overall software quality. Therefore, many software development companies manages the phase as one of the important phase. Especially, safety assurance through requirements analysis for safety-critical systems is quite demanding, and national and international bodies routinely require safety demonstration. Among various approaches, inspection and formal methods are generally shown to be effective. In this paper, we propose a formal verification procedure for SCR(Software Cost Reduction)-style SRS(Software Requirements Specification) using the PVS specification and verification procedure and applied this procedure to an industrial system such that a shutdown system for Wolsung nuclear power plant. This system had been verified through inspection not formal verification. The application of formal methods is rare in Korea, so it is very important to experiment about formal verification to industrial systems.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1091-1094
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• 2005

보안 소프트웨어 개발을 위한 정형 기법은 소프트웨어의 안정성과 신뢰성을 보장할 수 있는 기반을 마련해 준다. 정형화 기법에는 정형 명세와 정형 검증으로 분류할 수 있으며, 이를 위해 여러 도구가 제공되고 있다. 본 논문에서는 보안 소프트웨어 개발을 위한 RoZ 정형 명세 도구를 이용하여 ACS(Access Control System)의 UML 모델을 통한 Z 명세 자동 생성 과정을 살펴본다. 그리고, 정형 검증 도구인 Z/EVES를 이용하여 ACS 의 특정 기능의 명세에 대한 검증 과정을 수행함으로써, 소프트웨어 설계에 따른 보안 소프트웨어의 안정성을 보장할 수 있는 개발 방안을 제시하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.823-825
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• 2003

보안 시스템에 대해서 고등급 평가를 받기 위해서는 정형적 방법론을 사용하여, 보안 모델을 설계하고, 보안 속성을 정확히 기술해야만 한다. 본 논문에서는 정형적 설계 방법을 통해 보안모델을 설계하고 검증하기 위한, SPR(Safety Problem Resolver) 정형검증도구의 검증방법 및 기능에 대해 소개하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.388-390
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• 2004

컴퓨터 통신이 확대되면서 심각하게 대두된 문제 중 하나는 보안 프로토콜의 설계와 구현이라 할 수 있다. 현재 안전한 보안 프로토콜을 설계하기 위해 정형 기법을 적용하여 검증하는 연구가 많이 진행되고 있다 하지만 프로토콜을 설계 할 때 나타날 수 있는 보안적 취약 사항들을 정형 기법을 이용하여 제거한다 하더라도 구현된 프로토콜 상에서 프로그래머의 코딩 실수나 프로그램 언어의 특성상 보안 취약점이 존재할 수 있다. 따라서 보안 프로토콜 구현 시 나타날 수 있는 문제를 해결하기 위해 정형 검증된 프로토콜을 실제 구현 코드를 생성할 수 있는 도구의 필요성이 높아지고 있다. 본 논문에서는 Casper에서 보안 프로토콜을 검증한 후 검증된 프로토콜을 AISP-C2에 입력하여 C#으로 구현 코드를 자동 생성하도록 하고 정형 검증에서 검증한 수 없는 실제 컴퓨팅 환경에서 발생할 수 있는 보안성 취약점을 제거하기 위한 기능을 추가하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07b
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• pp.427-429
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• 2005

원자력 발전소의 제어 시스템은 safety-critical 소프트웨어로서 안정성이 중요시되는 시스템이다. 최근 기존의 시스템이 PLC 기반의 디지털 제어장치로 대체되면서 이에 사용되는 소프트웨어의 안정성과 품질을 보장하기 위한 정형검증 기법이 요구되고 있다. 특히 PLC 프로그램의 설계에 사용되는 FBD의 모델체킹을 통한 정형검증에 대한 연구는 미비한 수준이다. VIS 검증기는 위의 요구에 부합하는 도구로서 이를 사용하면 여러 종류의 정형 검증이 가능하다. 본 논문에서는 VIS를 이용한 FBD의 검증을 위해서 FBD를 Verilog로 변환 하는 기법을 제안한다. 제안하는 방법의 효율성을 검증하기 위해서 현재 KNICS 사업단에서 개발중인 APR-1400용 원자로 보호 시스템의 운전정지회로를 예로 사용하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10a
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• pp.486-488
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• 2000

본 연구는 정형기법을 사용하여 Safety-Critical System의 개발 방법론을 제시한다. Safety-Critical System의 전체적인 개발 과정을 제시하고 Safety-Critical System 중의 하나인 원자력 발전소 시스템 중 Reactor Protection System(RPS)을 정형 명세(Formal Specification)하고 정형 검증(Formal Verification)하는 과정과 그에 따른 각 과정의 Compliance를 확인하는 예를 든다. 여기서 정형 명세에는 Software Cost Reduction(SCR)이하는 도구가 사용되었고, 정형 검증에는 SPIN이, Compliance를 확인하는 데에는 Prototype Verification System(PVS)를 사용하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.514-516
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• 2004

오늘날 RTOS가 운영되는 시스템이 고안정성을 요구할수록 임베디드 소프트웨어인 RTOS의 중요성은 날이 갈수록 증대하고 있다 검증된 RTOS의 개발을 목표로 본 논문에서는 RTOS의 태스크 스케줄러를 정형명세하고, 정형명세된 스케줄러가 가져야 하는 몇 가지의 검증특성들을 모델체킹 기법을 통해서 검증하였다. 또한 에스테럴로 정형 명세된 스케줄러에서 자동 생성된 C 소스를 사용하여 직접 태스크를 스케줄 해 주는 간단한 RTOS를 제작함으로서 검증된 RTOS를 제작 할 수 있는 방법을 제시 하고자 한다.