• Proceedings of the Korean Vacuum Society Conference
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.338.2-338.2
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• 2014

투명반도체산화물은 우수한 광학적, 전기적 특성을 가지고 있기 때문에 차세대 박막트랜지스터의 채널층으로 각광을 받고 있다. 특히, 그 중에서도 a-IGZO를 이용한 TFT는 높은 가시광선 투과율(>80%)과 큰 전하이동도(>10 cm2/Vs) 를 갖는 등 좋은 광학적, 전기적 특성을 갖기 때문에 많은 연구가 이루어졌다. 여러 연구들에 의하면, a-IGZO TFT는 소스/드레인의 전극으로 어떤 물질을 사용하는지에 따라서 동작특성에 큰 영향을 미치는 것으로 알려져 있다. 일반적으로, a-IGZO 박막은 n형 반도체로써 일함수가 작은 금속과는 ohmic contact를 형성하고, 일함수가 큰 금속과는 Schottky barrier를 형성한다고 알려져 있다. 이와 관련된 대부분의 이전의 연구들에서는 각각의 전극물질에 따라 전기적인 특성변화에 초점을 맞춰서 연구하였다. 본 연구에서는 일함수가 작은 Ag와 일함수가 큰 Au를 a-IGZO의 박막 위에 얇게 증착하면서 이에 따른 고분해능 광전자분광(high-resolution x-ray photoelectron spectroscopy) 정보의 변화를 분석함으로써, 금속의 증착에 따른 금속층과 a-IGZO 표면 및 계면에서의 화학적 상태의 변화를 연구하였다. Au 4f, Ag 3d는 metallic property를 나타내기 이전까지는 lower binding energy(BE) 쪽으로 shift하였으며, In 3d 또한 lower BE 성분이 크게 증가하였다. O 1s, Ga 3d, Zn 3d들은 상대적으로 적은 변화를 나타내었는데, 이는 Ag, Au가 In과 상대적으로 더 많이 상호작용한다는 것을 의미한다. 본 발표에서는 이들 core level의 정보들과, 가전자대의 분광정보, 그리고 band bending의 정보가 제시될 것이며, 이 정보들은 metal 증착에 따른 contact 특성을 이해하는데 기여할 것으로 기대한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• 제17권4호
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• pp.917-921
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• 2013

This paper have analyzed the change of breakdown voltage for conduction path of double gate(DG) MOSFET. The low breakdown voltage among the short channel effects of DGMOSFET have become obstacles of device operation. The analytical solution of Poisson's equation have been used to analyze the breakdown voltage, and Gaussian function been used as carrier distribution to analyze closely for experimental results. The change of breakdown voltages for conduction path have been analyzed for device parameters such as channel length, channel thickness, gate oxide thickness and doping concentration. Since this potential model has been verified in the previous papers, we have used this model to analyze the breakdown voltage. Resultly, we know the breakdown voltage is greatly influenced on the change of conduction path for device parameters of DGMOSFET.

• Proceedings of the Korean Vacuum Society Conference
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.425-425
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• 2012

유기물/무기물 나노 복합체를 사용하여 제작한 메모리 소자는 간단한 공정과 3차원의 고집적, 그리고 플렉서블한 특성을 가지고 있어 차세대 전자 소자 제작에 매우 유용한 소재이기 때문에 많은 연구가 진행되고 있다. 다양한 유기물 메모리 소자중에서 유기 쌍안정성 소자(organic bistable devices, OBD)의 전하 수송 메커니즘은 많이 연구가 되었지만, 트랩의 밀도와 분포에 따른 전기적 특성에 대한 연구는 미흡하다. 본 연구에서는 두 전극 사이에 나노 입자가 분산되어 있는 유기물 박막에 존재하는 트랩의 밀도와 분포로 인해 같은 인가전압에서도 다른 전도율이 나타나는 현상을 분석하였다. 하부 전극으로 Indium-tin-oxide가 코팅된 유리기판과 상부 전극인 Al 사이에 나노입자가 분산된 폴리스티렌 박막을 기억 매체로 사용하는 OBD를 제작하였다. OBD의 전기적 특성을 관찰하기 위하여 space-charge-limited-current (SCLS) 모델을 사용한 이론적인 연구를 실험 결과와 비교 분석하였다. 계산된 전류-전압 결과는 트랩 깊이에 따른 가우스 분포로 이루어진 개선된 SCLS 모델을 사용하였을 때 측정된 전류-전압 결과와 잘 일치 하였다. 낮은 인가전압에서 Ohmic 전류가 생기는 것을 개선된 SCLS 모델과 병렬저항을 사용하여 설명하였다. 이 연구 결과는 유기물/무기물 나노 복합체를 사용하여 제작한 OBD의 트랩의 밀도와 분포에 따른 전기적 특성을 이해하는데 도움을 준다.

• Proceedings of the Korean Vacuum Society Conference
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.133-133
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• 2011

최근 나노입자를 이용한 비휘발성 메모리 소자의 제작에 대한 연구가 진행되고 있다. 특히, 실리사이드 계열의 나노입자를 적용한 소자는 일함수가 크지만 실리콘 내의확산 문제를 가지고 있는 금속 나노입자와 달리 현 실리콘 기반의 반도체 공정 적용이 용이한 잇 점을 가지고 있다. 따라서 본 연구에서는 실리사이드 계열의 화합물 중에서 4.63 eV인 Vanadium Silicide ($V_3$Si) 박막을 열처리 과정을 통하여 수 nm 크기의 나노입자로 제작하였다. 소자의 제작은 p-Si기판에 5 nm 두께의 $SiO_2$ 터널층을 dry oxidation 방법으로 성장시킨 후 $V_3$Si 금속박막을 RF magnetron sputtering system을 이용하여 3~5 nm 두께로 tunnel barrier위에 증착시켰다. Rapid thermal annealing법으로 질소 분위기에서 $1000^{\circ}C$의 온도로 30초 동안 열처리하여 $V_3$Si 나노 입자를 형성 하였으며. 20 nm 두께의 $SiO_2$ 컨트롤 산화막층을 ultra-high vacuum magnetron sputtering을 이용하여 증착하였다. 마지막으로 thermal evaporation system을 통하여 Al 전극을 직경 200, 두께 200nm로 증착하였다. 제작된 구조는 metal-oxide-semiconductor구조를 가지는 나노 부유 게이트 커패시터 이며, 제작된 시편은 transmission electron microscopy을 이용하여 $V_3$Si 나노입자의 크기와 균일성을 확인했다. 소자의 전기적인 측정은 E4980A capacitor parameter analyzer와 Agilent 81104A apulse pattern generator system을 이용한 전기용량-전압 측정을 통해 전하저장 효과를 분석하였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.78.1-78.1
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• 2012

비 휘발성 저항 메모리소자인 resistance random access memory (ReRAM)는 빠른 동작특성과 저 전압 특성을 나타내고 비교적 간단한 소자구조로 고집적화에 유리하여 기존의 DRAM과 flash 메모리, SRAM 등이 갖고 있는 한계를 극복할 수 있는 차세대 메모리소자로써 각광받고 있다. 현재, 이성분계 산화물, 페로브스카이트 산화물, 고체 전해질 물질, 유기재료 등을 응용한 저항 메모리소자에 대한 연구가 활발히 진행되고 있다. 그 중 ZnO 를 기반으로 하는 amorphous InGaZnO (a-IGZO) 박막은 저온에서 대면적 증착이 가능하며 다른 비정질 재료에 비해 높은 전하 이동도를 갖기 때문에 박막트랜지스터 적용 시 우수한 전기적 특성을 나타낸다. 또한 빠른 동작특성과 높은 저항 변화율을 보이기 때문에 ReRAM에 응용 가능한 재료로써 기대되고 있다. 본 연구에서는 MOM(metal/oxide/metal) 구조를 기반한 TiN/a-IGZO/ITO 구조의 소자를 제작하여 저항 메모리 특성을 평가하였다. IGZO 박막은 radio frequency (RF) sputter 를 이용하여 ITO/glass 기판 위에 증착하였다. MOM 구조를 위한 상부 TiN 전극은 e-beam evaporation 을 이용하여 증착하였다. 제작된 저항 메모리소자는 안정적인 unipolar resistive switching 특성을 나타내었으며, TiN 상부전극과 IGZO 계면 간의 Transmission Electron Microscopy (TEM) 분석을 통해 전압 인가 후 전극 금속 물질의 박막 내 삽입으로 인한 금속 필라멘트의 형성을 관찰 할 수 있었다. 합성된 박막의 형태와 결정성은 Scanning electron microscope (SEM)와 X-ray Diffraction (XRD)을 통해 평가 하였으며, 제작된 소자의 전기적 특성은 HP-4145 를 이용하여 측정하고 비교 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.470-470
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• 2011

반도체 집적회로의 고집적화 및 고성능화를 위한 기본 소자(MOSFET)의 미세화 및 단위공정의 물리적 한계를 극복하기 위한 다양한 연구가 진행되고 있다. 그 중 다양한 나노입자를 이용한 나노소자 제작 연구가 활발하게 이루어지고 있다. 하지만 이러한 나노입자를 이용한 나노소자의 제작에 있어서 원하는 위치의 나노입자의 배열과 정렬의 어려움을 겪고 있다. 이를 위해서 본 연구에서는 자기조립특성을 가지는 DNA 분자와 CdSe/ZnS 나노입자들의 표면 기능화를 통해서 상호 결합시키는 실험을 하였다. DNA 분자를 형틀로 이용하여 CdSe/ZnS 나노입자를 선택적 배열하고 전자 소자화하기 위해서는 CdSe/ZnS 나노입자의 표면 기능화가 필수적이다. 이를 위하여 무극성인 CdSe/ZnS 나노입자들과 DNA 분자의 phosphate backbone의 음전하와의 경합 특성을 향상시키기 위하여 이들 나노입자의 표면을 양전하로 치환하는 실험을 수행하였다. Core 나노입자인 CdSe 나노입자를 제작한 다음에 CdSe 보다 높은 band gap을 가지고 lattice mismatch가 적은 ZnS 로 shell 층을 형성하는 2-step 방법을 이용하여 합성한 CdSe/ZnS 나노입자를 무극성 용매인 chloroform 용액 0.5 ml에 분산시키고 DMAET 0.3 ml 와 Methanol 0.1 mg/ml를 이용하여 리간드들을 바꿔주고 과잉된 리간드인 DMAET를 제거하기 위해 Methanol로 3차례 세척한 다음 증류수에 용해시키는 실험을 하였다. 나노입자 기능화 과정 이후 기능화 여부를 판단하기 위하여 FT-IR spectroscopy 와 zeta potential 측정을 통하여 나노입자 표면의 변화와 전위를 측정하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.464-464
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• 2013

그래핀 옥사이드(Graphene Oxide)는 그래핀과 마찬가지로 많은 분야로의 응용 가능성을 보이는 소자중 하나로 각광받고 있다. 그래핀 옥사이드가 가지는 유전체 특징은 전하 트랩층(charge trap layer)으로 사용을 가능하게 하고 또한 물에 녹는 수용성 특징은 스핀코터(spin coator)를 이용한 간단한 도포과정을 통하여 저비용으로 간단하게 소자를 제작 가능하게 한다. 이 연구에서 우리는 금속-절연체-반도체 구조를 가지는 메모리 소자를 제작하여 0.4 mg/ml의 농도로 DI에 용해된 그래핀 옥사이드가 플로팅게이트(floating gate)로써 사용되었을 때의 특성을 알아보기 위해 Boonton 720를 사용하여 C-V (hysteresis) 커브와 C-T(Capacitance-Time)를 측정하여 그래핀 옥사이드의 유무에 따른 메모리 윈도우 폭의 증가 및 저장된 정보가 손실되지 않고 얼마나 길게 유지 되는지를 살펴봄으로 플로팅게이트로써 그래핀 옥사이드의 특성을 살펴보았다. 먼저 터널링층으로 쓰이는 SiO2가 5 nm 증착된 P타입 Si기판위에 플로팅게이트로 쓰이는 그래핀 옥사이드층을 쉽게 쌓기 위하여 APTES 자기조립 단분자막 코팅을 한 후 그래핀 옥사이드를 3,000 rpm으로 40초간 스핀코팅을 하였다. 그 후 블로킹층으로 쓰이는 400 nm 두께의 폴리비닐페놀(PVP)를 3,000 rpm으로 40초간 스핀코팅을 하고 $130^{\circ}C$에서 열처리를 하였으며 $10^{-5}$ Torr의 압력에서 진공 열증착으로 알루미늄 게이트 전극을 증착했다.

• Proceedings of the Korean Vacuum Society Conference
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.185-185
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• 2013

반도체 트랜지스터의 집적화 기술이 발달하고 소자가 나노미터 크기로 집적화 됨에 따라 문턱 전압의 변동, 높은 누설 전류, 문턱전압 이하에서의 기울기의 열화와 같은 단 채널 효과가 문제되고 있다. 이러한 문제점들은 비 휘발성 플래시 메모리에서 메모리 윈도우의 감소에 따른 retention 특성을 저하시킨다. 이중 게이트 구조의 metal-oxide-semiconductor field-effect-transistors (MOSFETs)은 이러한 단 채널 효과 중에서도 특히 문턱 전압의 변동을 억제하기 위해 제안되었다. 이중 게이트 MOSFETs는 상부 게이트와 하부 게이트 사이의 capacitive coupling을 이용하여 문턱전압의 변동의 제어가 용이하다는 장점을 가진다.기존의 플래시 메모리는 쓰기 및 지우기 (P/E) 동작, 그리고 읽기 동작이 채널 상부의 컨트롤 게이트에 의하여 이루어지며, 메모리 윈도우 및 신뢰성은 플로팅 게이트의 전하량의 변화에 크게 의존한다. 이에 따라 메모리 윈도우의 크기가 결정되고, 높은 P/E 전압이 요구되며, 터널링 산화막에 인가되는 높은 전계에 의하여 retention에서의 메모리 윈도우의 감소와 산화막의 물리적 손상을 초래하기 때문에 신뢰성 및 수명을 열화시키는 원인이 된다. 따라서 본 연구에서는, 상부 게이트 산화막과 하부 게이트 산화막 사이의 capacitive coupling 효과에 의하여 하부 게이트로 읽기 동작을 수행하면 메모리 윈도우를 크게 증폭시킬 수 있고, 이에 따라 동작 전압을 감소시킬 수 있는 이중 게이트 구조의 플래시 메모리를 제작하였다. 그 결과, capacitive coupling 효과에 의하여 크게 증폭된 메모리 윈도우를 얻을 수 있음을 확인하였고, 저전압 구동 및 신뢰성을 향상시킬 수 있음을 확인하였다.

• Industry Promotion Research
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• 제3권1호
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• pp.1-5
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• 2018

$SnO_2$ films were annealed in a vaccum atmosphere conditions to research the temperature dependency of current-voltage characteristics in according to the bonding structures. The $SnO_2$ film annealed in a vacuum became an amorphous structure but films annealed in an atmosphere condition had a crystal structure. The defects or depletion layer were formed by the electron-hole combination after annealing processes, and the electrical properties were changed depending on the crystal structure, binding energy and the variation of carriers. $SnO_2$ became more crystal-structural with increasing the annealing temperature, and the current increased at $SnO_2$ film annealed at $150^{\circ}C$ with Schottky current.

• Journal of the Institute of Electronics Engineers of Korea SD
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• 제37권10호
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• pp.25-32
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• 2000

We provided a model for accurately computing the Hysteresis characteristics of the ferrelectric thin film capacitors. This model is developed form the semi-empirical ferroelectric model based on the double well harmonic oscillator. We have seen that this model is consistent with physical analysis using the Preisach's hysteresis distribution. This model includes the parameters representing the slope of changing Hysteresis curves and the imprint of ferroelectric capacitors. Besides, we showed that this model could predict accurate sub-hystersis loop by the turning points when the polarities of applied voltage were changed before saturation. The simulation and measurement result showed that this model is well applicable to both PZT and SBT materials. This model has been described by AHDL and successfully implemented into Spectre simulator to provide circuit design environment of commercial CAD tools such as Cadence software.