• 정보보호학회논문지
• /
• 제12권5호
• /
• pp.95-105
• /
• 2002

본 논문에서는 공개키 암호 시스템에서 인증, 키 교환 및 전자 서명을 위해 사용되는 RSA 공개키 암호 알고리즘의 효율적인 하드웨어 구현 방법에 대해 기술하였다. RSA 공개키 알고리즘은 모듈러 멱승 연산에 의해 계산되어지며, 모듈러 멱승 연산은 반복적인 모듈러 곱셈 연산을 필요로 한다. 모듈러 곱셈 구현을 위한 많은 알고리즘 중, 하드웨어 구현의 효율성 때문에 Montgomery 알고리즘이 많이 사용되어지고 있다. 지금까지 몽고메리 알고리즘을 이용하여 고성능의 RSA 암호회로를 설계하는 연구는 많이 수행되어 왔으나, 대부분의 연구가 시스템의 고성능을 위한 연산 시간의 감소에 중점을 두고있다. 하드웨어 구현에 제한이 있는 시스템에서 하드웨어 설계 시 가장 고려해야 할 사항은 시스템의 성능과 면적을 고려한 설계이다. 이러한 이유로, 본 논문에서는 기존의 Montgomery 알고리즘을 저면적 회로에 적합한 구조로 개선하였으며, 개선된 알고리즘을 이용하여 ETRI에서 개발한 스마트 카드용 에뮬레이팅 시스템인 IESA 시스템에 적용하여 검증하였다.

• 대한전자공학회논문지SD
• /
• 제43권10호
• /
• pp.45-53
• /
• 2006

본 논문에서는, H.264/AVC의 블록현상 제거필터의 병렬 하드웨어 구조를 제안한다. 블록현상 제거필터는 H.264/AVC에 있어서 고화질을 보장해주고 있지만, 높은 연산량을 필요로 하기 때문에 임베디드 환경에서는 하드웨어 구현이 필수적이다. 본 논문에서는 실시간 영상 처리를 위해 2개의 1-D 필터를 적용하고, Dual-port SRAM을 사용한 병렬 하드웨어 구조를 적용하였다. 구현된 하드웨어 구조는 Verilog-HDL로 나타내고 Synopsys Design Compiler와 Hynix 0.25um CMOS Cell Library를 이용하여 합성하였다. 구현된 크기는 27.3k의 하드웨어 로직 리소스를 사용하고(내부 SRAM 제외) 최대 동작 주파수는 약 100Mhz가 되었다. 제안한 병렬 구조는 하나의 매크로블록을 처리하는데 258클록이 소요되며, 이는 HD 1080P(1920화소${\times}$1080화소) 의 영상을 초당 47.8프레임으로 처리가 가능함을 말한다. 이는 하드웨어 기반의 H.264/AVC 실시간 부/복호화 시스템에 적합한 구조임을 보여준다.

• 전자공학회논문지
• /
• 제54권8호
• /
• pp.45-52
• /
• 2017

본 논문은 안개 제거 처리를 위한 전용의 하드웨어 가속기를 내장하는 고성능의 소프트웨어-하드웨어 통합 안개 제거 시스템의 설계 및 구현을 제시한다. 제시된 안개 제거 시스템에서 다크 채널 프라이어 기반의 안개 제거 처리는 전용의 하드웨어 가속기를 통해 처리되며, 영상의 입출력 및 가속기의 제어는 소프트웨어에 의해서 처리된다. 이를 위해 안개 제거 알고리즘에 내재된 병렬성을 발견하여 OpenCL 커널로 기술하고, 상위 수준 합성 기술을 이용해 하드웨어 가속기를 구현하였다. 기존의 소프트웨어 기반의 안개 제거 시스템과 제안하는 시스템의 성능을 비교한 결과, 동등한 안개 제거 품질을 보이면서도 전체 시스템 수행 시간이 최대 96.3% 단축되었다.

• 전기전자학회논문지
• /
• 제19권1호
• /
• pp.45-51
• /
• 2015

최근 IoT(Internet of Things) 기기를 위한 근거리 무선 네트워크 시스템이 널리 활용되면서 점차 보안의 필요성이 증가하고 있다. 본 논문에서는 IEEE 802.15.4 호환 WPAN 기기를 위한 낮은 복잡도를 갖는 128-bit AES-$CCM^*$ 하드웨어를 효율적으로 구현하였다. WPAN 기기에서는 하드웨어 자원과 전력 소모가 매우 제한되기 때문에, 다양한 최적화 기법을 적용하여 낮은 복잡도를 갖는 AES-$CCM^*$ 하드웨어를 구현해야 한다. 본 논문은 하드웨어의 복잡도를 줄이기 위해 composite field 연산을 채택하면서 8-bit 데이터 패스를 갖는 folded AES processing core를 제안한다. 또한 IEEE 802.15.4 표준에서 정의된 $CCM^*$ 모드를 지원하기 위해 적은 하드웨어 자원을 사용하며 응답시간이 빠른 토글 구조의 AES-$CCM^*$ 제안한다. 본 논문에서 제안된 AES-$CCM^*$ 하드웨어는 기존의 하드웨어의 57%에 해당하는 게이트 수로 구현가능하다.

• 대한전자공학회논문지SD
• /
• 제44권9호
• /
• pp.40-47
• /
• 2007

제한적인 자원을 갖는 임베디드 시스템을 위한 영상처리 하드웨어 설계 시 메모리의 효율적인 구성은 필수적으로 고려할 사항이다. 특히 필터를 이용한 얼굴 검출 하드웨어는 필터와 입력영상을 저장하기 위해 많은 양의 메모리가 소요되기 때문에 효율적인 메모리 구성이 필요하다. 따라서 본 논문은 일반적인 필터방식의 알고리즘을 하드웨어 설계에 적절하도록 보완하여 하드웨어로 설계하였다. 설계된 하드웨어는 알고리즘 특성에 맞추어 적은 양의 내부 메모리를 사용하면서 한번 외부 메모리로부터 읽은 데이터를 다시 읽지 않도록 구성하였고, 데이터 양이 많아 외부 메모리에 저장되어 있는 필터를 효율적으로 사용하기 위해 필터의 일부를 내부 메모리로 복사하는 구조로 설계하였다. 또한 빠른 연산을 위해 여러 클럭이 소모되는 데이터 패스를 파이프라인 구조를 적용하여 연속적으로 메모리 데이터를 읽을 수 있는 구조로 설계하였다. 본 하드웨어는 xilinx 및 ARM 기반의 FPGA 환경에서 검증한 결과 1초에 25 프레임 처리가 가능하며 40KB의 내부 메모리를 사용하였고 삼성 0.18um공정을 이용하여 칩으로 제작 중이다.

• 전자진흥
• /
• 제11권3호
• /
• pp.11-15
• /
• 1991

• 전자공학회지
• /
• 제38권5호
• /
• pp.37-40
• /
• 2011

• 전자공학회지
• /
• 제30권4호
• /
• pp.64-75
• /
• 2003

• 전자진흥
• /
• 제3권2호
• /
• pp.20-23
• /
• 1983

• 전자공학회지
• /
• 제32권1호
• /
• pp.81-92
• /
• 2005