• 전자공학회논문지
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• 제51권2호
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• pp.102-113
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• 2014

본 논문은 두 대의 카메라로 찍은 영상을 이용하여 사물의 3D 정보를 계산하는 스테레오 매칭(Stereo Matching) 기법의 전처리 과정에 관한 연구이다. 본 논문에서는 카메라 내부의 왜곡 및 두 카메라간의 정렬 문제로 인해 생긴 영상의 수직시차(vertical parallax)를 제거하기 위한 실시간 편위교정(Rectification) 하드웨어 설계 구조를 제안한다. 이를 위한 사전 단계로 J.Y Bouguet이 설계한 Matlab 툴박스를 이용해 영상의 보정 매개변수(calibration parameter)를 구한 후 Heikkila 와 Silven의 알고리즘을 기반으로 하여 편위교정 하드웨어를 설계하였다. 이때 결과 이미지의 정밀도를 높이기 위하여 Xilinx의 Core 생성기를 이용해 부동소수점 연산기를 생성하여 사용하였으며, 이를 통하여 룩업 테이블(Look-Up Table) 등을 사용하여 설계된 타 편위교정 하드웨어에 비해 높은 정밀도를 가지면서도 실시간으로 작동하는 편위교정 하드웨어를 설계할 수 있음을 확인하였다.

• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 전자공학회논문지
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• 제50권1호
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• pp.124-130
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• 2013

본 논문에서는 고성능 H.264/AVC 부호기 설계를 위해 낮은 연산 복잡도를 가지는 움직임 예측 알고리즘과 하드웨어 구조를 제안한다. 제안하는 움직임 예측 알고리즘은 주변 매크로블록들의 움직임 벡터와 방향성으로 유동적인 초기 탐색점과 탐색패턴으로 정확한 초기 탐색점을 설정한다. 주변 매크로블록들의 움직임 벡터를 사용하여 적은 수의 탐색점으로 움직임 예측이 가능하며, 적은 수의 탐색점으로 인해 연산량과 수행 사이클을 감소시킨다. 제안한 움직임 예측 하드웨어를 TSMC 0.18um CMOS 표준 셀 라이브러리 이용해 합성한 결과 217.92k 개의 로직 게이트로 구현되며 최대동작 주파수는 166MHz이다. 제안한 움직임 예측의 하드웨어 구조는 하나의 매크로 블록을 부호화 하는데 312사이클 소요되어 기존 하드웨어 구조대비 성능이 69% 향상됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.92-100
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• 2009

본 논문은 LLR-BP 복호 알고리즘을 사용하는 LDPC 복호기의 하드웨어 구조 분석하고 효율적인 복호기의 설계 방법들을 제시하였다. 또한 설계 시 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고 복호 성능의 변화를 모의실험을 통하여 분석하였다. 오류확률을 전달하는 메시지의 양자화는 정수부 3비트, 소수부 4비트를 할당하였고, 복호 성능이 저하되지 않도록 사전정보에 정수부 2비트, 소수부 4비트를 할당하였으며 LUT로 구현되는 $\Psi$(x) 함수를 조합회로인 PWL 블록으로 대체하여 하드웨어 구조의 개선에 대해 논의하였다. 복호 시간을 단축하기 위하여 중첩 스케줄링을 적용하고, 각 복호기 구조 및 설계 변수들의 제한에 따른 하드웨어 자원을 비교함으로써, 하드웨어 복잡도를 분석하였다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.21-29
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• 2012

본 논문에서는 H.264/AVC 부호화기의 성능 향상을 위해 고성능 CAVLC 부호화기의 하드웨어 구조를 제안한다. 기존의 CAVLC 부호화기는 변환계수의 재정렬 과정이 포함되어 변환계수를 저장해야 할 버퍼와 버퍼제어를 위한 추가적인 사이클이 필요하므로 하드웨어 면적이 증가하고 불필요한 사이클이 수행된다. 제안한 CAVLC는 CAVLC의 파라미터 중에 Runbefore를 순방향 탐색기법으로 계산하고 그 외 파라미터들은 역방향 탐색기법으로 계산하여 변환계수의 재정렬 과정을 수행하지 않는다. 또한, 제안한 CAVLC 부호화기에 조기 종료 모드를 적용하고 2단 파이프라인 구조를 사용하여 CAVLC의 수행 사이클 수를 감소시켰다. 제안한 CAVLC 부호화기의 하드웨어 구조를 매그나칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과, 최대동작 주파수는 125MHz이며 게이트 수는 17k이다. 제안한 CAVLC 부호화기의 하드웨어 구조를 H.264/AVC 표준 참조 소프트웨어 JM13.2에서 추출한 데이터를 이용하여 테스트한 결과, $16{\times}16$ 매크로블록을 처리하는데 평균적으로 36.0사이클이 소요되어 기존의 CAVLC 부호화기보다 성능이 57.8% 향상됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.104-110
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• 2008

본 논문에서는 새로운 2레벨 탐색 스피어 디코딩 알고리즘과 그 하드웨어 구조를 제안한다. 제안된 알고리즘은 심볼검출 시에 성능향상에 영향을 줄 수 있는 유용한 후보군이 이전 단계에서 버려지는 것을 피하기 위해서, 2 레벨 트리탐색을 동시에 수행한다. 시뮬레이션 결과, 제안된 알고리즘이 BER 측면에서 기존의 알고리즘보다 성능이 우수함을 확인할 수 있었다. 제안된 하드웨어 구조는 낮은 복잡도와 고정된 throughput을 갖는 구조로써 BPSK, QPSK, 16-QAM, 64-QAM의 변조방식을 지원한다. 하드웨어 측면에서 큰 복잡도를 갖는 정렬 블럭은 다른 블럭과 하드웨어를 공유함으로써 면적을 감소시켰고, 제안된 하드웨어 구조는 기존의 구조들과 비교했을 때 면적이 감소되고 성능이 향상됨을 확인하였다.

• 전자공학회논문지SC
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• 제42권3호
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• pp.17-24
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• 2005

본 논문에서는 PDP 상판의 패턴결함을 검출하는 영상처리 알고리즘을 제안하고, 이를 실시간으로 처리하기 위한 영상처리 하드웨어의 구현을 나타낸다. 제안된 영상처리 알고리즘은 참조영상의 패턴간격을 이용하여 결함영상을 추출하는 알고리즘이며, 영상처리 시스템은 실시간 구조로 설계된 고속 영상처리 하드웨어와 여러 개의 영상처리 하드웨어 제어를 위한 데이터관리 및 시스템제어 하드웨어에로 나누어 구현하였다. 또한, 본 논문에서는 구현한 영상처리 시스템을 이용하여 실제 PDP 상판의 결함을 검사하는 실험 환경을 구성하여 패턴의 결함을 검사하는 실험을 수행하였다. 그 결과 제안한 알고리즘과 구현한 하드웨어의 우수성을 입증 하였다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.58-65
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• 2011

본 논문은 H.264/AVC, MPEG4 등, 다양한 영상압축 코덱을 지원할 수 있는 ME ASIP (Application-specific Instruction Processor)의 정화소 움직임 추정 전용 명령어와 재구성 가능한 하드웨어 구조를 제안한다. 제안하는 전용의 명령어와 하드웨어 가속기는 HD급의 고화질 영상을 지원할 수 있는 성능을 가지고 있다. 제안하는 정화소 움직임 추정 명령어는 다수의 병렬 연산과 패턴 정보를 이용한 가변 포인트 2D SAD 연산기 구조를 통하여 전역탐색을 비롯한 각종 고속 탐색 알고리즘을 지원한다. 이를 위한 하드웨어 구조는 128개의 Processor Elements (PEs)로 구성되어 있는 Processor Element Group (PEG) 하나당 25,500 게이트를 가진다. 제안하는 ASIP은 Synopsys 사의 Processor Designer 로 검증하였고, Design Compiler를 이용 IBM 90nm 공정으로 합성하였다. 그 결과 제안하는 ASIP의 하드웨어 사이즈는 453K 게이트였으며, 동작 주파수는 188MHz로 HD급 1080p의 해상도를 가지는 영상을 실시간으로 동작 시킬 수 있다. 본 논문은 기존 2D SAD ASIP에 비하여 하드웨어 사이즈 측면에서 26%, 연산 속도 측면에서 평균 18%의 성능 향상을 보인다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.45-53
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• 2007

본 논문에서는 실시간 HD급 영상($1920{\times}1080@30fps$) 처리를 위한 효율적인 CAVLC (Context-based Adaptive Variable Length Code) 부호화기의 하드웨어 구조를 제안한다. 기존에 제안되었던 CAVLC 하드웨어 구조들은 CAVLC 부호화를 위해 필요한 $4{\times}4$ 블록내의 정보들을 구하기 위해서 16개의 계수들을 모두 탐색하면서 zigzag scanning을 하였다. 그러나 zigzag 방향으로 정렬 된 계수들 중 '0'이 아닌 마지막 계수 이후에 존재하는 '0'의 열은 CAVLC 부호화를 하는데 있어 불필요한 계수들이다. 본 논문에서는 이러한 불필요한 연산을 줄이기 위해서 계수 위치 탐색 기법과 레벨 순차 정렬 기법을 제안한다. 제안된 구조를 적용하여 실험한 결과, 하나의 매크로블록을 처리하는 평균 클럭 수(Cycles/MB)는 기존 방식보다 약 23%가 줄었다. 제안된 CAVLC 하드웨어 구조는 Verilog HDL을 사용하여 하드웨어로 설계 및 검증되었다. 0.18um 표준 셀 라이브러리로 합성한 결과 16.3k 게이트를 가졌고, HD급($1920{\times}1080@30fps$) 영상을 기준으로 했을 경우 81MHz에서 동작할 수 있음을 확인하였다.

• 전기전자학회논문지
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• 제15권4호
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• pp.267-273
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• 2011

본 논문에서는, 오류가 발생되어 심각한 피해와 문제의 우려가 있는 하드웨어에 대한 안정성 및 신뢰성을 높이기 위해 PC에서 결함 주입 방법을 이용한 검증시스템의 구현 방법을 제시한다. 검증시스템은 PC에 디지털 I/O 카드를 연결하여 대상 하드웨어 시스템에 소프트웨어 및 하드웨어 방법으로 신호를 입력할 수 있으며, 결함을 생성하여 입력할 수도 있다. 그리고 대상 하드웨어 시스템에서 출력되는 신호를 디지털 웨이브폼 그래프로 모니터링이 가능하도록 구현하여 입력 신호에 따른 출력 신호를 비교하여 신뢰성을 평가할 수 있다. 검증시스템을 이용하여 원자력 발전소 시스템 계통장치 FPGA 펌웨어를 테스트 및 검증하였으며, 소프트웨어 방법과 실장테스트 방법에서의 문제점을 해결하여 신뢰성 있는 결과를 얻을 수 있었다.