본 논문에서는 저전력/고속 디지털 FIR 필터를 위한 새로운 파이프라인 구조를 제안한다. 제안된 파이프 라인 구조는 입력 데이터와 계수간 곱셈의 일부를 입력 지연단에서 수행하도록 하는 리타이밍 기법을 사용하여 속도를 향상시켰으며 공급전압을 낮추는 방법을 병행하여 전력을 감소시켰다. 제안된 파이프라인 구조를 적용하여 PRML 디스크 드라이브용 8 탭 FIR 필터를 설계하고 0.8${\mu}m$ CMOS 공정을 이용하여 제작하였다. 실험결과 설계된 FIR 필터는 3.3.V에서 최대 192 MHz까지 동작하였으며 이 때 1.22 mW/MHz의 전력을 소모하였다. 결과적으로 제안된 구조의 FIR 필터는 기존의 구조에 비해 약 16%의 속도가 향상되었으며 같은 데이터 처리능력을 가질 때 약 23%의 전력 감소 효과를 갖는다.
본 논문에서는 ADPLL의 잡음 개선을 위해 8비트 SVBS-TDC (Semi-Vernier Binary-Search Time-to-Digital Converter)를 제안했다. TDC의 동작 속도를 높이기 위해 인코더 등 디지털 블록을 사용하지 않는 BS-TDC (Binary-Search TDC) 구조를 사용했으며, 버니어 구조를 적용하여 기존의 BS-TDC에 비해 해상도를 10배 이상 증가시켰다. TDC의 단점인 좁은 입력범위를 개선하기 위해 버니어 구조를 절반만 적용하여 510ps의 넓은 입력 범위를 확보했다. 제안하는 SVBS-TDC는 65nm CMOS 공정으로 설계하였고, 모의실험 결과 1.2V 전원 전압에서 동작 속도는 200MHz이고 해상도는 4ps로서 ADPLL의 잡음 특성을 효과적으로 개선함을 확인하였다.
본 논문에서는 QVGA급 LCD Driver IC(LDI)의 그래픽 메모리를 설계한다. 저면적을 위해 pseudo-SRAM 구조로 설계하고, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용한 저면적의 충돌방지 회로를 사용하여 그래픽 메모리의 line-read/self-refresh 동작과 기존의 write/read 동작 상호간의 충돌을 효과적으로 제어하는 방식을 제안한다. QVGA급 LDI의 그래픽 메모리는 $0.18{\mu}m$ CMOS공정을 이용하여 트랜지스터 레벨로 설계하고 회로 시뮬레이션을 통해 그래픽 메모리의 write, read, line-read, self-refresh 등의 기본 동작을 확인하고, 제안된 충돌방지 블록에 대한 동작을 확인하였다. 개선된 cell array를 통해 bit/bitb line 전압차 ${\Delta}V$는 약 15% 증가하고, bit/bitb line의 charge sharing time $T_{CHGSH}$는 약 30% 감소하여 센싱 특성이 향상되었으며, line-read 동작 시 발생하는 전류는 약 40% 크게 감소되었다.
높은 전류밀도를 갖는 AlGaN/GaN 전력소자는 소자 동작 시에 발생하는 자체발열 현상으로 인해 소자의 전류-전압특성이 저하된다. 특히 열전도도가 낮은 Si 기판을 사용할 경우 더욱 심각한 문제를 발생시킨다. 본 논문에서는 Si기판에 성장한 AlGaN/GaN-on-Si 웨이퍼를 사용하여 전력소자를 제작하였으며, 채널 폭과 Si기판의 두께에 따른 자체 발열 현상을 측정과 시뮬레이션을 통하여 분석하였다. 그리고 이를 기반으로 다채널을 갖는 대면적 전력소자 설계에서 최대전류를 얻기 위하여 열방출을 효과적으로 할 수 있는 구조를 제안하였다. 비아홀과 공통전극을 사용하고 Si 기판을 100 ${\mu}m$로 얇게 하였을 때 래핑을 하지 않은 소자 대비 약 75%의 온 상태 전류증가와 68% 이상의 채널온도 감소가 기대된다.
오류제어는 많은 전자 시스템의 주요한 관심사이다. 시스템 동작에 영향을 미치는 대부분의 고장은 회로에서 발생하는 타이밍 위반의 결과로 나타나는 비정상적인 신호지연으로 인한 것이며, 이는 주로 과도고장에 의해 발생한다. 본 논문에서는 CMOS 회로의 동작 중에 타이밍 오류를 검출하는 회로를 설계하였다. 타이밍 오류 검출기는 클럭에 의해 제어되는 시스템의 준비시간 및 대기시간의 위반에 대한 오류를 검출할 수 있다. 설계한 회로는 데이터의 입력이 클럭 천이지점에서 변화할 때 과도전류를 측정하여 오류 검출기의 전류 감지회로에서 발생시킨 기준전류와 비교함으로써 오류의 발생 여부를 확인 할 수 있다. 이러한 방법은 클럭에 의해 동작하는 시스템의 준비시간 및 대기시간의 위반에 따른 오류를 효과적으로 검출할 수 있음을 보여준다. 이 회로는 2.5V 공급전압의 $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며, HSPICE로 시뮬레이션하여 정당성 및 효율성을 검증하였다.
초음파 분무에 의한 유기금속 화학증착법 (MOCVD)법으로 $Bi_4Ti_3O_{12}$(BIT)와 Bi와 Ti 대신에 La과 V을 동시에 치환시킨 ($Bi_{3.75}La_{0.75})(Ti_{2.97}V_{0.03})O_{12}$ (BLTV)박막을 ITO/glass 기판 위에 증착하였다. 산소 분위기에서 30분 동안 증착한 후, RTA 방식의 직접삽입법으로 열처리를 하였다. 박막은 페로브스카이트상 생성 온도, 미세구조, 전기적 성질에 관해서 조사하였다. XRD(X-Ray diffraction) 측정결과 BLTV 박막의 페로브스카이트상 생성 온도는 약 $600^{\circ}C$로써 BIT의 $650^{\circ}C$보다 더 낮았다. BLTV 박막의 누설전류는 인가전압 1 V에서 $1.52\times10^{-19}$A/cm^2$로 측정되었다 또한, $650^{\circ}C$에서 증착했을 경우 잔류 분극값이 $5.6\mu$C/$cm^2$, 항전계값 96.5 kV/cm으로 명확한 강유전성을 보이고 있다.
PBD(Plastic Board Drain) 공법은 준설 매립에 효과적인 지반개량을 위한 다양한 공법 중 하나이며, 시공성 및 경제성이 우수해 연약지반개량에 많이 사용되고 있다. 그러나 PBD 공법은 장시간 소요에 의한 지반 투수성 감소 및 배수능 저하를 야기시키는 문제점을 지니고 있다. 이를 개선하기 위해 개발된 나노 코팅된 Plastic Drain Board(PDB)는 비금속성 전극재로 전기삼투공법의 전기력을 이용해 PDB 공법의 단점을 개선하기 위해 개발한 재료이다. 나노 코팅된 PDB를 적용하기 위한 다양한 연구가 수행되었으나 실내실험으로 제한되었을 뿐 현장실험은 수행되지 않았다. 이에 본 연구에서는 나노 코팅된 PDB의 현장 활용성을 확인하기 위해 실내모형실험과 현장실험을 수행하였다. 그 결과 일반 PDB에 비해 나노 코팅된 PDB의 지반개량효과가 크게 나타났다.
모바일 기술과 개인 휴대통신 서비스가 발달함에 따라, 휴대용기기에서 멀티미디어 데이터의 연산량은 점점 증가하고 있다. 따라서 배터리로부터 에너지를 얻는 모바일 기기에서의 에너지 관리는 더욱더 중요해지고 있다. 비디오 인코딩에 필수적으로 사용되는 움직임 추정기는 매우 많은 연산량을 갖고 있어, 비디오 인코더에서 가장 많은 에너지를 소모하고 있다. 본 논문에서는 여러 가지 고속 탐색 알고리즘과 에너지 관리 알고리즘을 적용할 수 있는 저전력 움직임 추정기 구조를 제안한다. ECVH (Energy-constrained Vdd hopping)는 slack time과 주어진 에너지 여유분에 따라 수행신간에 사용하는 알고리즘과 동작 주파수, 공급 전압을 동적으로 바꾸어 에너지 소모를 줄이고 주어진 조건 내에서 성능을 최대화하는 알고리즘이다. 본 논문에서는 ECVH를 제안한 구조에 적용했을 때 움직임 추정기의 에너지 소모가 효과적으로 줄어드는 것을 시뮬레이션을 통해 보여주고 있다. 또한 ECVH 알고리즘을 수행하는 전원관리부와 움직임 추정기의 설계 결과를 보여주고 있다.
Electrical conduction phenomena of $C_{22}$-quinolium(TCNQ) Langmuir- Blodgett(LB) films are reported through a study of current-voltage(I-V) characteristics along a perpendicular direction. The I-V characteristics were investigated by applying a step or a pulse voltage to the specimen as well as changing temperatures in the range of 20-250[.deg. C] It show an ohmic behavior in low-electric field, and a nonohmic behavior in high-electric field. This nonohmic behavior has been interpreted in terms of a conduction mechanism of space-charge limited current and Schottky effect. When the electric field is near the strength of 10$_{6}$ V/cm, there occur anomalous phenomena similar to breakdown. When step or pulse voltage is applied, the breakdown voltage shifts to the higher one as the step or pulse time width becomes shorter. To see the influence of temperature, current was measured as a function of temperature under the several bias voltages, which are lower than that of breakdown. It shows that the current increases to about 103 times near 60-70[.deg. C], and remains constant for a while up to around 150[.deg. C] and then suddenly drops. We have also performed a DSC(differential scanning calorimetry) measurement with $C_{22}$-quinolium(TCNQ) powder in the range of 30-300[.deg. C]. These results imply that the anomalous phenomena occuring in the high electric field are caused by the electrical and internal thermal effect such as a joule heating.ating.
중수소 처리된 3 nm 두께의 게이트 산화막을 갖는 MOSFET를 제조하여 정전압 스트레스 동안의 게이트 산화막의 열화를 조사하였다. 중수소 처리는 열처리와 이온 주입법을 사용하여 각각 이루어졌다. 열처리 공정을 통해서는 게이트 산화막내 중수소의 농도를 조절하기가 힘들었다. 게이트 산화막내에 존재하는 과잉 중수소 결합은 열화를 가속시키기 때문에, 열처리 공정을 행한 소자에서 신뢰성이 표준공정에 의한 소자에 비해 저하되고 있음을 확인하였다. 그러나 중수소 이온 주입 방법을 통해서는 소자의 신뢰성이 개선됨을 확인하였다. 스트레스에 의한 게이트 누설 전류 변화 및 구동 특성 변화는 게이트 산화막내의 중수소 농도와 관련이 있으며, 이러한 특성은 적절한 공정 조건을 갖는 이온 주입법을 통해 개선할 수 있었다. 특히, 큰 스트레스 전압의 PMOSFET에서 중수소의 효과가 뚜렷하게 나타났으며, 이는 "hot" 정공과 중수소의 반응과 관련이 있는 것으로 판단된다.
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[게시일 2004년 10월 1일]
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