• Journal of Digital Contents Society
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• v.13 no.1
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• pp.37-41
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• 2012

In this paper, we proposed FPGA algorithm for consider the power consumption. Proposed algorithm generated a feasible cluster by circuit partition considering the CLB condition within FPGA. Separated the feasible cluster reduced power consumption using glitch removal method. Glitch removal appled delay buffer insertion method by signal process within the feasible cluster. Also, removal glitch between the feasible clusters by signal process for circuit. The experiments results show reduction in the power consumption by 7.14% comparing with that of [9].

• Journal of Broadcast Engineering
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• v.10 no.2
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• pp.174-181
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• 2005

In this paper, we proposed new fast scattered pilot synchronization techniques to reduce the burst synchronization time for the DVB-H receiving system with robustness. DVB-H terminals employ a TDM system called 'Time-Slicing' to reduce power consumption. In order to fully exploit the potential power reduction, the synchronization time for the DVB-H receiver must be very short. A typical DVB-T system uses the TPS Synchronization to determine the position of scattered pilots which are used for channel estimation, and it takes 68 OFDM symbol time. In this paper, several new fast scattered pilot synchronization techniques are proposed.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.2 s.344
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• pp.42-50
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• 2006

Owing to the development of semiconductor processing technology, high density complex circuits can be integrated in a System-on-Chip (SoC). However, increasing energy consumption becomes one of the most important limiting factors. Power estimation at the early stage of design is essential, since design changes at lower levels may significantly lengthen the design period and increase the cost. In this paper, logic level circuits ire levelized and several levels are selected to build power model tables for efficient power estimation. The proposed techniques are applied to a set of ISCAS'85 benchmark circuits to illustrate their effectiveness. Experimental results show that significant improvement in estimation accuracy and slight improvement in efficiency are achieved when compared to those of a well-known existing method. The average estimation error has been reduced from $9.49\%\;to\;3.84\%$.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.2
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• pp.86-94
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• 2007

The NoC (network-on-chip) approach is a promising solution to the increasing complexity of on-chip communication problems because of its high scalability. But, NoC applications generally consume a lot of power, because they require a large design space to accommodate many parallel IPs and network communication channels. It is not easy to analyze the power consumption of NoC applications with conventional simulation methods using simple power models. In addition, there are also many limitations in using sophisticated simulation models because they require long execution time and large efforts. In this paper, we apply a cycle-accurate energy measurement technique and tool to the FPGA prototypes, which are generally used to verify the correctness of SoC designs, as a practical indication of the power consumption of real NoC applications. An NoC-based JPEG encoder implementation is used as a case study to demonstrate the effectiveness of our approach.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.44 no.6 s.360
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• pp.1-8
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• 2007

In wireless sensor network which uses limited battery, power consumption is very important factor for the survivality of the system. By using low-power communication to reduce power consumption, error rate is increased in typical conditions. This paper analyzes power consumption of specific error control coding (ECC) implementations. With identical link quality, ECC provides coding gain which save the power for transmission at the cost of computing power. In sensor node, transmit power is higher than computing power of Micro Controller Unit (MCU). In this paper, Viterbi algerian is applied to the low-transmit-power sensor networks in terms of network power consumption. Practically, Viterbi algorithm presents 20% of reduction of re-transmission in compared with Auto Repeat Request (ARQ) system. Furthermore, it is observed that network power consumption is decreased by almost 18%.

• Proceedings of the Optical Society of Korea Conference
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• 2000.08a
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• pp.234-235
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• 2000

최근에 많이 사용되는 휴대용 기기의 표시장치인 액정표시장치(LCD)에는 반사형이 많이 사용되고 있다. 반사형 LCD는 전력소모의 많은 부분을 차지하는 backlight를 주변광원으로 대체하여 전력소모를 줄일 수 있는 표시장치로 많이 연구되고 있다. 특히, 반사형 LCD는 밝기면에서 우수한 single-polarizer mode가 적합하다$^{1.3}$ . 그러나 single-polarizer mode는 two-polarizer mode와 비교해서 dark 상태에서의 누설광이 많이 발생하여 대비비가 저하되는 단점이 있다. 이 점을 보완하기 위하여 전 파장 영역에서 편광판에 의해 반사광이 차단될 수 있도록 설계를 했다. (중략)

• Convergence Security Journal
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• v.12 no.3
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• pp.27-34
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• 2012

In this paper, using a new low-power consumption method for ZigBee device, which consume low-power using an output power control algorithm through RSSI monitoring as interlocking wireless network using ZigBee which has advantages of a low-power consumption, a low-cost, a compatibility and a draft international standardization enacted by IEEE and ZigBee Alliance, with wired network using built coaxial cable to overcome the disadvantage of the existing wireless sensor network, is proposed. Effectiveness of the output power control algorithm through RSSI monitoring has been verified by experimentation for more optimized low-power consumption.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.496-498
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• 2014

최근 무선 통신 기술의 발전으로 무선 매체를 통한 다양한 서비스가 활발해지고 있다. 그 중 블루투스를 기반으로 하는 스마트 폰 어플리케이션 시장이 증가하고 있다. 블루투스는 근거리 무선 네트워킹 기술로서 무선이라는 요소와 빠른 전송속도라는 요소를 갖추고 있다는 장점이 있는 반면, 높은 전력소모와 다채널의 갯수 제한 등과 같은 단점이 존재한다. 이러한 블루투스의 단점을 보완하여 부상되고 있는 것이 지그비(Zigbee) 무선통신기술이다. 지그비는 블루투스나 와이파이 등의 기술보다도 저전력, 저가격, 다채널, 브로드캐스팅, 사용의 용이성을 지원하고 있다. 본 논문에서는 센서와 스마트 폰 사이의 무선통신기술로서 지그비를 이용하여서 근거리 무선 네트워크 시스템을 설계하여서 블루투스에 비해 낮은 전력소모와 다채널의 지원을 이용하여 다수의 다양한 센서를 스마트 폰과 근거리에서 실시간으로 무선 네트워크를 제어할 수 있는 시스템을 설계하였다.

• Proceedings of the IEEK Conference
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• 2003.07d
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• pp.1669-1672
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• 2003

본 논문은 공유자원과 태스크 활용률을 고려한 저전력 스케줄링 알고리즘을 제안한다. 기존에 공유자원을 고려한 논문에서는 선점 영역에서 최악실행시간만을 고려하였기 때문에 높은 전압을 계속 유지하여 전력 소비가 많고, 태스크들이 조기 종료할 경우 남는 시간을 활용하지 못하는 문제가 있다. 본 논문에서는 선점 영역에서는 태스크들이 조기 종료하는 경우 남는 시간을 이용하여 태스크 활용률을 갱신하고 다음 태스크에게 더 낮은 주파수와 전압을 인가하여 전력 소모를 줄이는 방법을 사용하고, 비 선점 영역에서는 최악 실행시간을 기준으로 한 최대 태스크 활용률을 이용하여 우선 순위 높은 태스크의 지연 시간을 최소화 시켜주는 방법을 제안한다. 실험 결과는 Arm8 테스트 벤치마크 데이터를 통해 기존의 알고리즘과 제안된 알고리즘의 전력 소모를 비교했을 때 6％의 파워 소모 감소를 보였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.8B
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• pp.1092-1099
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• 2001

본 논문에서는 무선 통신 시스템의 중간주파수 처리 단을 디지털로 신호 처리하는 DDC(Digital Down Converter)의 저전력 아키텍처를 제안한다. FIR 필터의 계산량을 줄이기 위해서 개발된 Interpolated FIR 필터가 DDC의 데시메이션 필터로 널리 사용되고 있다. 본 논문은 이와 같은 Interpolated FIR 필터의 개념이 IIR 필터에도 적용될 수 있음을 보이고, 전력 소모와 구현 면적이 기존의 Interpolated FIR 구조보다 더욱 감소된 Interpolated IIR 필터 구조를 제안하였다. CDMA IS-95 DDC 사양의 데시메이션 필터를 FIR 구조, Interpolated FIR 구조, IIR 구조, Interpolated IIR 구조로 구현하여 이 4가지 구조들의 전력소모와 구현 면적을 비교하였으며 제안된 Interpolated IIR 구조가 기존의 Interpolated FIR 구조에 비하여 15.2%의 소모전력 감소와 35.3%의 구현면적의 감소를 달성할 수 있음을 보인다.