• 한국컴퓨터정보학회:학술대회논문집
• /
• 한국컴퓨터정보학회 2013년도 제48차 하계학술발표논문집 21권2호
• /
• pp.261-263
• /
• 2013

본 논문에서는 회로 구현 디바이스에 따른 저전력 알고리즘을 제안한다. 제안한 알고리즘은 회로를 구현할 디바이스의 면적과 동작 주파수를 고려하여 저전력의 회로를 구현할 수 있는 방법이다. 저전력의 회로를 구현하기 위해 우선 구현하고자 하는 회로를 구성하고 있는 라이브러리들 중에서 최소의 면적을 가지고 있는 라이브러리들을 선택한다. 선택된 라이브러리들의 면적과 지연시간을 이용하여 회로 구현 대상 소자의 면적에 따라 필수 라이브러리들의 면적을 제외한 나머지 면적에 대해 복제가 가능한 라이브러리들의 수를 구한다. 최대의 지연시간을 가지고 있는 라이브러리부터 면적에 따라 차례로 복제를 수행하여 회로 전체의 수행시간을 감소시킨다. 회로 구현의 라이브러리들과 수가 결정되면 회로 동작이 허용하는 범위내에서 주파수를 조절하여 최소의 소모 전력을 갖는 회로를 구현한다. 본 논문에서는 제안한 알고리즘의 효율성을 입증하기 위해 RT 라이브러리를 이용하여 회로를 구현하여 비교 실험을 수행하였다. 실험결과 8.3%의 소모 전력이 감소된 결과를 나타내어 제안한 알고리즘의 우수성이 입증되었다.

• 정보처리학회논문지A
• /
• 제14A권3호
• /
• pp.147-150
• /
• 2007

본 논문에서는 작은 점유면적과 저 전력 소모 특성을 갖도록 CPL(Complementary Pass-Transistor Logic) 논리구조의 전가산기에 저 전압 스윙 기술을 적용하여 16$\times$16 비트 병렬 곱셈기를 설계하였다. 회로구성상 CPL 논리구조는 CMOS 논리구조에 비해 NMOS 트랜지스터만을 사용하기 때문에 작은 면적을 소비한다. 저 전압 스윙 기술은 회로에 공급되는 전압보다 낮은 전압 레벨에서 출력 동작을 하여 전력 소모를 감소시키는 기술이다. 본 논문에서는 전가산기의 출력 단에 사용되는 인버터에 저 전압 스윙 기술을 적용하여 저 전력 소모 특성을 갖는 16$\times$16 비트 병렬 곱셈기를 설계하였다 설계한 회로는 17.3%의 전력 소모 감소와 16.5%의 전력소모와 지연시간의 곱(Power Delay) 감소가 이루어졌다.

• 디지털콘텐츠학회 논문지
• /
• 제14권1호
• /
• pp.59-64
• /
• 2013

본 논문에서는 태스크에 따른 저전력 알고리즘을 제안하였다. 태스크는 시스템의 작업 수행에 필요한 프로세서의 내부와 외부의 자원을 의미한다. 태스크에 따라 저전력 회로를 구현하기 위해서는 각각의 태스크에 대한 생존시간과 호출횟수를 분석한다. 회로 전체의 소모 전력을 감소하기위해서는 소모 전력이 가장 높은 태스크의 소모 전력을 우선 줄여 저전력 회로를 구현할 수 있다. 따라서 소모 전력이 최대인 태스크를 우선 선별하여야 한다. 소모 전력이 최대인 태스크는 태스크의 생존시간과 호출횟수를 고려하여 순위를 선정한다. 태스크의 생존시간이 길면서 호출횟수가 많은 태스크의 경우 가장 큰 소모 전력을 발생시키는 태스크이므로 소모 전력을 감소시킬 최우선 순위가 된다. 소모 전력이 최대인 태스크로부터 생존 시간과 호출횟수를 이용하여 저전력 회로로 구현하기 위한 주파수를 결정하여 회로 전체의 소모 전력을 감소시킨다. 또한, 생존 시작 시간에서 생존 마지막 시간까지 계속해서 최소의 소모 전력으로 태스크를 유지시켜 전체 소모 전력을 감소시킨다. 실험 결과 [7] 알고리즘에 비해 5.43%의 전력 소모가 감소된 결과를 나타내었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2016년도 추계학술대회
• /
• pp.647-648
• /
• 2016

본 논문에서는 차량용 레이더를 위한 저 전력 24GHz CMOS 저 잡음 증폭기를 제안한다. 이러한 회로는 1.8볼트 전원에서 동작하며, 저 전력에서도 높은 전압 이득과 낮은 잡음지수를 가지도록 설계되어 있다. 제안한 회로는 TSMC $0.13{\mu}m$ 고주파 CMOS 공정으로 구현되어 있다. 제안한 회로는 최근 발표된 연구결과에 비해 저 전력동작에서 높은 전압이득 및 낮은 잡음지수 특성을 보였다.

• 정보처리학회논문지A
• /
• 제17A권3호
• /
• pp.121-126
• /
• 2010

본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (B)
• /
• pp.464-468
• /
• 2008

본 논문은, H,264/AVC 비디오 코덱의 저전력용 CAVLC 디코더를 위한 coeff_token 회로의 면적을 최적화 한 설계를 제시한다. CAVLC 디코더의 전력 소비를 줄이기 위해서 coeff_token 회로에서의 메모리 참조 빈도수를 줄이는 여러 가지 방법이 제안되어 왔다. 본 논문에서는 기존의 저전력용으로 개발된 coeff_token 회로 중 가장 전력 소비가 낮은 방식의 메모리 구조와 수식 계산 회로를 변형시켜서 전력 소비를 같은 수준으로 유지하면서도 면적을 더욱 줄이는 방법을 제안한다. 본 연구결과를 삼성 0.18 um 공정을 대상으로 합성한 결과 기존 방식에 비해서 1.1% 면적이 줄어드는 성과를 거두었다.

• 전기전자학회논문지
• /
• 제12권4호
• /
• pp.211-216
• /
• 2008

이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 8${\times}$8 비트 병렬 곱셈기를 설계하였다. 설계한 곱셈기는 회로가 동작 하지 않을 때의 정적 전류의 소모를 최소화하기 위하여 슬립 트랜지스터 (sleep-transistor)를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하였다. 설계한 곱셈기는 기존 MOS 전류모드 논리회로에 비해 대기전력소모가 1/50으로 감소하였다. 또한, 이 회로는 기존 MOS 전류모드 논리회로에 비해 전력소모에서 10.5% 감소하였으며, 전력소모와 지연시간의 곱에서 11.6%의 성능 향상이 있었다. 이 회로는 삼성 0.35${\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 한국컴퓨터정보학회논문지
• /
• 제11권2호
• /
• pp.1-6
• /
• 2006

본 논문에서는 CPLD를 고려한 RTL 바인딩과 저전력 기술 매핑 알고리즘에 대해 제안하였다. HDL로 기술된 회로에 대해 스케줄링을 수행한 후 모듈 연산 간격을 고려하여 합당한 모듈을 선택하여 할당을 수행한다. 할당을 수행한 후 회로를 구현할 CPID를 선택한다. 할당된 결과의 모듈을 CPLD 내부의 CLB의 맞도록 부울식을 분할하여야 한다. 이때 구현하고자 하는 CPLD를 구성하고 있는 CLB에 맞도록 저전력 기술 매핑 알고리즘을 수행하여 저전력의 회로를 구현할 수 있는 알고리즘을 제안하였다. 16비트 FIR 필터로 실험한 결과 알고리즘을 적용하기 전보다 작은 크기의 CPLD로 회로 구현이 가능하였으며, 가산기의 경우 알고리즘을 적용하지 않았을 때 내부 사용율은 8.45%이었으나 알고리즘 적용한 결과 61.88%로 내부 사용율이 증가되었다. 소모 전력에서도 알고리즘을 적용한 후 에 소모 전력이 약 43% 감소되는 결과를 나타내었다.

• 전자통신동향분석
• /
• 제12권5호통권47호
• /
• pp.95-106
• /
• 1997

집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

• 한국전자통신학회논문지
• /
• 제10권5호
• /
• pp.587-592
• /
• 2015

LED의 사용이 증가됨에 따라, LED 디스플레이의 저전력 설계에 대한 요구가 증가하고 있다. 본 논문에서는 디지털 신호로 제어하는 정전류원 회로에 단열회로 동작을 유도하는 전원소스 공급을 통하여, 저전력화가 가능한 LED 컨트롤러부를 설계하였다. 설계한 회로는 0.35um CMOS Process로 구현하였으며 회로의 선형 동작을 확인하였다. 시뮬레이션 결과 기존의 LED 컨트롤러부에 대비하여 약 82% 소비전력 절감효과를 확인하였다. 본 연구는 LED 디스플레이 동작의 발열 대책 및 저전력화에 유용할 것으로 기대된다.