A RTL Binding Technique and Low Power Technology Mapping consider CPLD

CPLD를 고려한 RTL 바인딩과 저전력 기술 매핑

In this paper, a RTL binding technique and low power technology mapping consider CPLD is proposed. Allocation processing selected module consider the module calculation after scheduling process for circuit by HDL. Select CPLD for constrain after allocation. A Boolean equation is partitioned for CLB by allocated modules. The proposed binding algorithm is description using optimum CLB within a CPLD consider low power. The proposed algorithm is examined by using 16 bit FIR filter. In the case that applicate the algorithm, the experiments results show reduction in the power consumption by 43% comparing with that of non application algorithm.

본 논문에서는 CPLD를 고려한 RTL 바인딩과 저전력 기술 매핑 알고리즘에 대해 제안하였다. HDL로 기술된 회로에 대해 스케줄링을 수행한 후 모듈 연산 간격을 고려하여 합당한 모듈을 선택하여 할당을 수행한다. 할당을 수행한 후 회로를 구현할 CPID를 선택한다. 할당된 결과의 모듈을 CPLD 내부의 CLB의 맞도록 부울식을 분할하여야 한다. 이때 구현하고자 하는 CPLD를 구성하고 있는 CLB에 맞도록 저전력 기술 매핑 알고리즘을 수행하여 저전력의 회로를 구현할 수 있는 알고리즘을 제안하였다. 16비트 FIR 필터로 실험한 결과 알고리즘을 적용하기 전보다 작은 크기의 CPLD로 회로 구현이 가능하였으며, 가산기의 경우 알고리즘을 적용하지 않았을 때 내부 사용율은 8.45%이었으나 알고리즘 적용한 결과 61.88%로 내부 사용율이 증가되었다. 소모 전력에서도 알고리즘을 적용한 후 에 소모 전력이 약 43% 감소되는 결과를 나타내었다.