• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2012년도 한국컴퓨터종합학술대회논문집 Vol.39 No.1(C)
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• pp.180-182
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• 2012

플래시 메모리는 고성능, 저전력 등 많은 장점을 가지고 있어 PC를 비롯한 각종 단말에서 아주 많이 사용되고 있다. 하지만 기존의 시스템들은 디스크 기반 저장 장치의 특성을 고려하여 설계되었기 때문에 플래시 메모리 저장 장치에 맞게 수정한다면 더욱 좋은 성능을 기대할 수 있다. 본 논문에서는 그 중에서도 파일 시스템 및 데이터베이스에서 많이 쓰이고 있는 해시 인덱스 기법을 플래시 메모리 저장 장치에 특성에 맞춘 원형 해시 인덱스 기법을 제안한다. 원형 해시 인덱스 기법은 New Dynamic Hashing 기법의 단점을 보완하여 보다 나은 성능을 제공한다.

• 한국컴퓨터정보학회논문지
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• 제14권2호
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• pp.45-57
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• 2009

3차원 그래픽스에서 영상의 현실감을 높이기 위해 자주 사용되는 텍스쳐 맵핑 기법은 많은 연산량과 메모리 접근의 요구로 성능과 전력상의 병목점이 되고 있으며, 이러한 텍스쳐 맵핑 단계에서의 메모리 접근시간을 줄이기 위해 텍스쳐 캐시가 이용되고 있다. 그러나 점차 소형화 되고 있는 휴대용 기기의 특성과 배터리로 동작하기에 갖는 전력상의 제약으로 인해 텍스쳐 캐시가 차지하는 면적과 에너지 소모를 줄이는 노력이 필요하다. 본 논문에서 제안하는 기법은 텍스쳐 캐시의 크기가 줄어듦에 따라 발생하는 미스율의 증가를 보완하기 위해 미리 읽기 기법을 사용한다. 또한 미리 읽기 버퍼에 텍스쳐 캐시에서 교체되는 블록을 임시로 저장해 둠으로써 충돌 미스를 줄이는 기법을 제안한다. 실험 결과, 1K bytes와 2K bytes의 캐시의 사용하면서 16K bytes 또는 8K bytes의 캐시를 사용했을 때와 비슷한 성능을 유지할 수 있음을 확인할 수 있었다. 또한 제안하는 기법의 사용으로 텍스쳐 캐시에서 소모되는 에너지 소모를 $23%{\sim}60%$까지 줄이고 70%정도의 면적을 감소 시킬 수 있음을 보여주었다.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.47-55
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• 2005

본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

• 한국전자통신학회논문지
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• 제16권1호
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• pp.69-74
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• 2021

본 논문은 저항과 캐패시터로 구성된 필터를 사용한 저전력 전압 제어 발진기를 소개하고 있다. 제안하는 전압 제어 발진기는 5단의 전류모드 버퍼로 구성되어 있으며, 각 버퍼 셀마다 저항-캐패시터 필터가 입력단과 출력단 사이에 연결되어 있다. 필터는 버퍼 셀 회로에 영점을 추가하게 되며, 영점은 회로 발진 조건을 고주파 대역으로 이동시킴으로써 낮은 전력 소모에도 높은 출력 주파수를 낼 수 있게 한다. 제안하는 회로는 0.18 ㎛ CMOS 공정으로 설계되었다. 소모 전력은 2.7 GHz 에서 9.83 mW를 소모한다. 기존 회로와 전력 효율을 비교했을 때, 기존 회로는 4.79 pJ/Hz이고 제안하는 회로는 3.64 pJ/Hz로 기존 회로 대비 전력 소모량을 24 % 감소시켰다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권6호
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• pp.177-184
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• 2015

본 논문에서는 DVFS 기반의 멀티코어 프로세서상에서 실시간 병렬 작업들의 마감시한을 만족하면서 전력 소모량을 최소화시키는 스케줄링 기법을 제안하였다. 제안된 기법에서는 먼저 모든 프로세싱 코어들의 계산부하가 동일해지도록 각 작업에게 할당될 프로세싱 코어들의 실수 개수를 찾는다. 그리고 프로세싱 코어들의 계산부하가 동일하도록 유지하면서 찾은 실수 개수의 프로세싱 코어들을 자연수 개수의 프로세싱 코어들로 변환시켜 각 작업들의 실행에 할당한다. 제안된 방법은 단일 시점에 동일한 속도로 동작하는 주파수 공유형 멀티코어 프로세서의 전력 소모량을 최소화하도록 설계되었다. 성능 평가 실험에서 제안된 기법이 기존 방법의 전력 소모량을 최대 38%까지 감소시킴을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.19-26
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• 2006

본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.31-40
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• 2005

다중 문턱 전압 CMOS (Multi-Threshold voltage CMOS, MTCMOS) 기술은 모바일 컴퓨팅 제품에서 요구되는 고성능 저전력 특성을 제공한다. 본 논문에서는 먼저 MTCMOS의 누설 전류 차단 기술과 이온 주입 농도 조정을 융합한 마스크 제작 사후 성능 향상 기법을 소개한다. 그리고 MTCMOS 기술에 관련하여 발생하는 새로운 설계 이슈들을 해결하는 최신 기술들을 집적하여 개발된 MTCMOS ASIC 설계 방법론을 제시한다. 특히, 현존하는 상업용 소프트웨어로 설계 흐름을 구현하고 있어 실용성이 높다. 제안된 기법들의 효용성을 검증하기 위해 0.18um 기술에 적용하여 PDA 프로세서를 구현하였다. 제작된 PDA 프로세서는 333MHz에서 동작하였다. 이는 재설계 및 마스크 제작비용 없이 단지 이온 주입 농도 조정으로 약 $23\%$의 추가적인 성능 향상 효과를 나타낸 성과이다. 이 때, 대기 시 누설 전력 소모는 2uW를 유지함으로써 MTCMOS 기술 적용 전 대비 수천 배 억제하는 효과를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.357-360
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• 2013

고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s SLVS 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클럭 방식을 위한 1-lane 송신단, 그리고 8-phase 클럭 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8V의 공급 전압을 가지는 $0.18-{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.504-511
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• 2003

논리회로 합성에서 함수의 대칭성을 이용하여 면적이나 시간 지연을 최소화하는 문제는 많은 시간동안 연구되어 왔다. 본 논문은 최근 들어 면적이나 시간지연 보다도 더 중요하게 여겨지는 전력 소모를 최소화하는데, 회로 대칭성이 어떻게 이용되는 지에 대한 연구를 소개한다. 이 논문에서 회로의 대칭성에 대한 폭넓은 정의를 소개하고, 각 대칭성간의 관계에 대해 논의하며, 각 회로의 대칭성이 어떻게 전력을 줄이는데 유용할 수 있는지에 대해 논의한다. 또한, 회로에 존재하는 주 입력(primary input)과 내부 노드사이에 존재하는 대칭성을 찾아내는 알고리즘을 소개한다. 이 논문에서 소개하는 알고리즘의 특징은 첫째, 면적이나 속도지연의 증가가 거의 없이, 전력 소모를 줄여주는 효과적인 재합성 기법이란 것이다. 둘째, 대부분의 다른 휴리스틱(heuristic) 알고리즘과는 달리, 회로의 스위칭 (switching) 양에 있어 단조 향상(monotonic improvement)을 보장한다. 이미 잘 알려진 바와 같이 CMOS 회로에서는 스위칭 양이 전력소모에 대부분을 차지하므로, 알고리즘의 적용 후에 회로가 전력 소모 면에서 계속적인 향상을 이룰 수 있게 한다는 점에서 매우 효과적이라 하겠다. 알고리즘의 효과를 검증하기 위해서, MCNC 벤치마크 회로를 이용하여 실험을 시행하였고, 실험 결과, 속도나 면적에 대한 오버헤드가 거의 없으면서 평균 12%의 전력 소모를 줄일 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (3)
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• pp.706-708
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• 2004

일반적인 무선 통신망은 데이터 전송 고속화에 중심을 두고 발전해 왔으나, 최근 무선 센서 네트워크와 같은 응용 분야에서 소량의 데이터와 낮은 처리 속도를 지원하면서 저비용, 경량, 저전력을 요구하는 무선 통신 기술이 필요하게 됨에 따라 IEEE에서 LR-WPAN(Low Rate-Wireless Personal Area Network)을 위한 새로운 IEEE 802.15.4 표준이 제시되었다. 현재 무선 센서 네트워크에 관한 연구는 소형 경량의 MAC(Medium Access Control ) 프로토콜 개발이 핵심 기술로 인식되면서, 저전력 소모를 위한 라우팅 기법, MAC 프로토콜의 패킷처리 기술 등이 우선적으로 진행 중이다. 그러나 무선 센서 네트워크와 같은 응용분야에 사용 가능한 표준인 IEEE 802.15.4 MAC 프로토콜의 실질적인 상용화를 위해서는 표준안 분석 및 검증 과정이 기본적으로 선행되어야 한다. 본 논문에서는 IEEE 802.15.4 표준안의 핵심인 MAC 프로토콜을 정형화된 명세 언어인 SDL(Specification and Description Language)를 이용하며 상세 설계 및 분석 후, 자동화 도구를 이용한 모의수행을 통하여 검증하였으며 표준안과의 비교 및 오류 수정을 거친 연구결과를 기술한다.