• The Magazine of the IEIE
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• v.33 no.2 s.261
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• pp.40-51
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• 2006

본 논문에서는 SDR(Software Defined Radio)을 기반으로 한 단말기의 핵심 요소인 재구성형 단말 모뎀 기술에 대해 살펴 본다. 재구성형 단말 모뎀은 적용 목적에 따라서 다양한 요구사항을 가지며, 전면적인 SDR 개념의 도입에는 상당한 시간이 요구될 것으로 보이는 반면, 재구성형 단말 모뎀 분야에서는 최근 다양한 솔루션들이 등장하면서 상용화 가능성이 높아지고 있다. 특히 제조업체 관점에서는 새로운 시스템에 대한 개발 기간과 비용의 절감, 그리고 사업자 관점에서는 새로운 서비스의 빠른 망 적용 및 다양한 망 형상 전개 용이성 등의 장점이 있다. 본 논문에서는 재구성형 단말 모뎀의 개발 동향 및 발전 방향을 살펴보고, 재구성형 모뎀 솔루션을 적용한 개발 사례를 소개한다.

• The Proceeding of the Korean Institute of Electromagnetic Engineering and Science
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• v.18 no.4
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• pp.38-51
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• 2007

본 논문에서는 SDR(Software Defined Radio)을 기반으로 한 단말기의 핵심 구성 요소 재구성형 단말모뎀 기술을 개념과 동향을 살펴 본다. SDR 단말 모뎀은 재구성형 H/W 플랫폼과 재구성을 위한 S/W 구조를 기반으로 하고 있다. 재구성을 위한 S/W의 구조에 대한 연구는 그 동안 많이 진행되었으나, 이를 실현할 H/W 기술의 개발 지연으로 인해 전면적인 SDR 개념의 단말의 도입에는 상당한 시간이 걸릴 것으로 판단된다. 반면, 최근 들어 재구성형 단말 H/W 분야에서 다양한 솔루션들이 등장하면서 상용화 가능성이 높아지고 있다. 특히 제조업체 관점에서는 새로운 시스템에 대한 개발 기간과 비용의 절감, 그리고 사업자 관점에서는 새로운 서비스의 빠른 망 적용 및 다양한 망 형상 전개 용이성 등의 장점이 있다. 본 논문에서는 재구성형 단말 플랫폼의 개념과 개발 동향 및 발전 방향을 살펴보고, 재구성형 모뎀 솔루션을 적용한 개발 사례를 소개한다.

• KIPS Transactions on Computer and Communication Systems
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• v.4 no.2
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• pp.41-46
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• 2015

The demand on low power and high performance system is soaring due to the extending of mobile and small electronic device market. The 3D die-stacking technology is widely studying for next generation integration technology due to its high density and low access time. We proposed the 3D die-stacked DRAM including a reconfigurable accelerator in a logic layer of DRAM. Also we discuss and suggest a cache-based local memory for a reconfigurable accelerator in a logic layer. The reconfigurable accelerator in logic layer of 3D die-stacked DRAM reduces the overhead of data management and transfer due to the characteristics of its location, so that can increase the performance highly. The proposed system archives 24.8 speedup in maximum.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.04a
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• pp.22-25
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• 2010

재구성형 프로세서는 파워를 적게 사용하면서도 높은 성능을 낼 수 있는 프로세서이다. 재구성형 프로세서는 하드웨어에 최대한 많은 계산 자원을 넣으면서도 구조를 최대한 간단하게 하여 저전력 소모와 고성능을 동시에 추구하였다. 하지만 구조를 최대한 간단히 하는 과정에서 프로그램의 수행을 관리하는 많은 하드웨어 로직이 빠지게 되었는데, 이 부분은 컴파일러에서 코드를 생성할 때 스케쥴링과 수행 순서까지 정해지도록 소프트웨어적 관점에서 처리하기로 하였다. 이를 사용하기 위해 컴파일러는 입력된 프로그램을 분석하고 재구성형 프로세서에서 수행될 수 있는 형태로 코드를 각 계산자원에 매핑하는 작업을 수행해 주어야 한다. 재구성형 프로세서의 레지스터는 이 매핑 과정에서 데이터의 전달을 위해서 주로 사용되게 된다. 이 논문에서는 다양한 멀티미디어 응용 프로그램을 사용하여 멀티미디어 환경에서 재구성형 프로세서가 사용될 때 레지스터 개수가 성능에 미치는 영향을 제시한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.4
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• pp.97-102
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• 2007

This paper presents our implemented, synthesized and tested on demand and partial reconfiguration approaches for FIR filters using Xilinx Virtex FPGAs. Our scope is implementation of a low-power, area-efficient autonomously reconfigurable digital signal processing architecture that is tailored for the realization of arbitrary response FIR filters on Xilinx Virtex4 FPGAs. The implementation of design addresses area efficiency and flexibility allowing dynamically inserting and/or removing the partial modules to implement the partial reconfigurable FIR filters with various taps. This partial reconfigurable FIR filter design shows the configuration time improvement, good area efficiency and flexibility by using the dynamic partial reconfiguration method.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.11a
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• pp.24-27
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• 2011

재구성형 프로세서는 높은 성능과 낮은 전력 소모, 재구성이 가능하다는 점에서 갈수록 높아지는 모바일 및 소형 전자기기 시장의 요구 조건을 충족시키기에 적합한 특성을 가지고 있다. 이 논문에서는 아키텍처 명세 언어인 SoarDL 언어를 확장하여 재구성형 프로세서를 효과적으로 기술할 수 있는 방법과 함께, 이를 바탕으로 재구성형 프로세서를 위한 컴파일러를 생성할 수 있는 방안을 제시한다.

• Journal of the Korean Society for Precision Engineering
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• v.17 no.2
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• pp.15-32
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• 2000

이 글은 1999년 제49차 CIRP General Assembly에서 Key Note Paper로 발표되었던 논문을 전재한 것이다. CIRP는 생산공학분야의 가장 중요한 국제학술대회 중 하나로, Key Note Session에서는, 각 분야의 대표적 연구자들이 해당 분야의 현황과 추세를 매년 조사한 내용들이 발표된다. 지난해 생산시스템 분야에서 주목해야 할 주제로서 재구성형 생산 시스템(Reconfigurable manufacturing system ; RMS)이 선정되어, 미국, 일본, 유럽의 일곱명의 전문가에 의해 정리된 내용을, Michigan 대학의 Koren 교수가 취합, 편집 및 발표하였다. 원문 요약은 아래와 같다. 21세기 제조업체들은, 글로벌한 경쟁과 예측 불가능하게 급변하는 시장에 효과적으로 대응하여야 할 것이다. 경쟁력을 유지하기 위해서는, 효율적이면서도 시장변화에 조속히 대처 할 수 있는 새로운 생산시스템을 보유하여야 한다. 시장변화에 대한 효율적이며 신속한 대응을 위한 엔지니어링 기술로서 재구성 기술(reconfigurability)이 필요하다. 새로운 생산 방식으로서 재구성형 생산 시스템은, 재구성이 가능한 기계들과 제어 장치, 그리고 그것들을 체계적으로 설계하고 신속하게 초기 가동 관리(ramp-up)하기 위한 방법론으로 이루어진다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.11A
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• pp.1117-1123
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• 2008

Applications for mobile multimedia are testing the performance limits of present day CPUs with variety. However, hardwired solutions are inflexible and expensive to develop. CPUs with flexibility have limitation of performance. So, the requirement for both ASIC-like performance and CPU-like flexibility has led to reconfigurable processor. Mobile systems require low power and high performance concurrently. In this paper, we propose reconfigurable processor for mobile multimedia with high energy efficiency. Reconfigurable processor with 121MOPS/mW is developed by 130nm CMOS technology. And the processor was simulated for energy efficiency with 539MOPS/mW by 90nm CMOS technology and effective use of instructions. And we tested its applications for multimedia field. We tested the case of inverse MDCT for MP3 and DF for MPEG4 and ME for H.264.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.11a
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• pp.5-8
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• 2011

최근 영상이나 이미지로부터 사용자가 원하는 정보를 추출해 내고 재구성 하는 영상 인식, 증강 현실 등의 컴퓨터 비전(Computer Vision) 응용들이 각광을 받고 있다. 이러한 컴퓨터 비전 응용들은 그 동안 많은 알고리즘들의 연구를 통해 꾸준히 개선되고 향상되어 왔으나, 많은 계산량을 요구하기 때문에 임베디드 시스템에서는 널리 쓰이기 힘들었다. 하지만 최근 들어, 스마트폰 등의 모바일 기기에서의 계산 처리 능력이 향상 되고, 소비자 수요가 증가하면서, 이러한 컴퓨터 비전 응용은 점점 모바일 기기에서 널리 쓰이게 되고 있다. 하지만, 여전히 이러한 컴퓨터 응용을 수행하기 위한 계산양은 부족하기 때문에, 충분한 연산량을 제공하기 위한 방법론들이 다양하게 제시되고 있다. 본 논문에서는 이러한 컴퓨터 응용을 위한 프로세서 구조로서 재구성형 프로세서(Reconfigurable Architecture)를 제안한다. 컴퓨터 비전 응용 중 사물 인식 분야에서 널리 쓰이는 SIFT(Scale Invariant Feature Transformation)을 분석하고 이를 재구성형 프로세서에 맵핑하여 성능 향상을 꾀하였다. SIFT의 주요 커널들을 재구성형 프로세서 맵핑한 결과 최소 6.5배에서 최대 9.2배의 성능 향상을 이룰 수 있었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1632-1634
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• 2010

고성능 재구성형 어레이 아키텍처는 애플리케이션에 내재된 병렬성을 충분히 활용하도록 풍부한 하드웨어 리소스로 구성되어 있다. 이러한 하드웨어 리소스는 소프트웨어 파이프라이닝 기반 코드할당 기법을 통하여 사용된다. 이러한 코드할당 기법은 기존의 소프트웨어 파이프라이닝 기법에 FPGA 에서의 라우팅 & 위치선정기법이 연결된 형식으로 구성된다. 이러한 기존의 연구들은 데이터 흐름 (data flow)을 단순한 형태로 가정하여 개발되었다. 따라서 루프 코드 펼침 (loop unrolling)에 따라서 발생되는 데이터 복사에 의한 흐름 (copy flow)은 코드 매핑할 때 고려하지 않기 때문에 소프트웨어 파이프라이닝 적용시 네트웍 리소스의 중복사용으로 인한 데이터 충돌문제(data congestion)로 Minimum Initiation Interval (MII)증가에 따르는 성능 저하가 발생할 수 있다. 본 연구에서는 다양한 데이터 복사 흐름까지 고려하도록 데이터 의존도 그래프 (Data Dependence Graph, DDG)를 확장하여 스케쥴링 단계에서 데이터 충돌 지연에 의한 MII 증가를 방지하여 최적의 시스템 성능을 얻도록 코드 할당 기법을 개발하였다.