분산 이기종 시스템에서 병렬 응용프로그램의 성능은 태스크를 스케줄링하는 방법에 따라 크게 영향을 받는다. 따라서 병렬 응용프로그램의 성능에 영향을 미치는 요소들을 태스크 스케줄링에 반영함으로써 주어진 환경 내에서 최적의 결과를 도출할 수 있도록 해야 한다. 일반적으로 병렬 응용프로그램의 전체 처리시간에 영향을 미치는 결정적 요소는 입력 그래프의 임계경로이다. 본 논문에서는 임계 경로 상의 임계노드를 고려한 태스크 스케줄링 알고리즘인 CLTS를 제안한다. CLTS는 우선순위 결정 단계에서 계층화를 통해 노드의 병렬처리 효율을 향상시키고 임계노드 처리에 의한 지연시간을 단축시킬 수 있도록 우선순위를 결정한다. 또 프로세서 할당 단계에서는 조건적으로 복제 기반 정책, 혹은 삽입 기반 정책을 사용하여 노드를 프로세서에 할당함으로써 전체 처리시간을 단축시킨다. 제안한 CLTS의 성능 평가를 위해 기존의 리스트 스케줄링 알고리즘인 HCFPD, DCPD와 함께 성능을 비교 평가하였다. 시뮬레이션을 통해 CLTS는 평균 SLR을 기준으로 HCPFD 대비 7.29%, DCPD 대비 8.93% 향상되었고, Speedup을 기준으로 HCPFD 대비 9.21%, DCPD 대비 7.66% 향상된 성능을 보임을 확인하였다.
전파가 미치지 않는 3차원 지형에서의 음영공간을 항공기가 안전하게 목적지까지 비행하는 최단 경로를 구하고자 하는 것이다. 여기서 비교적 넓은 음영공간을 다각형 형태의 볼록 다각형으로 분할하고, 분할된 볼록 다각형 내에서는 가중치 값에 따라 중간목적지까지의 경로를 찾고, 그 중간목적지를 시작점으로 하여 인접한 다각형에서 다시 목적지를 찾아가는 과정을 분할된 다각형 내에서 반복해서 최종 목적지까지의 최단 경로를 찾아가는 방법을 제안하였다. 구현은 3차원 실지형 상에서 전파가 미치지 않는 음영공간상에 Graph Growth 알고리즘의 임계값을 적용한 수정된 알고리즘을 이용하여 최단 경로를 탐색하였다. 실험에 의해 본 논문에서 제안한 방법이 효과적인 비행 궤적을 생성하였다.
본 논문은 다중 문턱전압 CMOS를 이용하여 저 전력 특성을 갖는 캐리 예측 가산기 (carry look-ahead adder)를 설계하였으며, 이를 일반적인 CMOS 가산기와 특성을 비교하였다. 전파 지연시간이 긴 임계경로에 낮은 문턱전압 트랜지스터를 사용하여 전파 지연시간을 감소시켰다. 전파 지연시간이 짧은 최단경로에는 높은 문턱전압 트랜지스터를 사용하여 회로전체의 소비전력을 감소시켰으며, 그 외의 논리블럭들은 정상 문턱전압의 트랜지스터를 사용하였다. 설계한 가산기는 일반적인 CMOS 회로와 비교하여 소비전력에서 14.71% 감소하였으며, 소비전력과 지연 시간의 곱에서 16.11%의 성능향상이 있었다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.
Ad hoc 망은 기지국이나 엑세스 포인트(AP) 같은 인프라가 없는 무선이동통신기술이다. 즉, ad hoc 망에서는 이동노드들이 라우터와 서버의 역할을 모두 한다. 기존의 경로 재 설정 방법에서는 노드의 이동으로 인하여 경로가 끊어졌을 경우 송신노드는 경로를 다시 재 설정 해야한다. 하지만 경로가 끊어진 후 다시 재 설정하는 방법은 QoS를 보장해야하는 실시간 데이터 전송에서는 적합하지 않을 수 있다. 그러므로 본 논문에서는 경로가 끊어지는 것을 미리 예방하는 경로 재 설정 기법을 제안한다. 중간노드가 이동하면서 어떤 임계영역으로 들어가는 경우 자신의 다음 노드에게 핸드오프 패킷을 발생시키고, 핸드오프 패킷을 수신한 노드는 경로가 끊어지기 전에 경로요청패킷을 중간노드의 바로 이전노드에게 브로트캐스트 함으로써 중간 노드가 경로를 벗어나더라도 지속적으로 새로운 경로를 통하여 데이터 패킷을 전송할 수 있다.
HMIPv6는 효율적인 핸드오버를 제공하고 시그널링 오버헤드를 줄이기 위한 기술로 주목받고 있다. HMIPv6는 이러한 시그널링 오버헤드와 지역적 이동성 관리를 위해 MAP(Mobility Anchor Point)를 도입한다. MAP는 빈번한 핸드오버가 발생하는 HMIPv6 네트워크 환경에서 효율적인 이동성 관리를 이룬다. 그러나 HMIPv6는 특정한 MAP로의 부하집중과 같은 네트워크 안에 존재하는 MN(Mobile Node)와 CN(Correspondent Node)사이의 불필요한 지연을 발생시킨다. 또한 모든 패킷은 MAP를 경유하여 전송되기 때문에 MAP는 HMIPv6 네트워크에서의 경로 최적화를 방해한다. 본 논문은 HMIPv6 네트워크에서 MAP의 부하에 따라 경로를 최적화하는 방법을 제안한다. 제안하는 방법은 MAP 도메인 안에서 최적의 서비스를 제공하기 위한 임계값을 설정하고 MAP에 연결된 이동노드의 수가 임계값을 넘어서는 경우에 MAP를 거치지 않고 AR(Access Router)로 직접 전송하도록 한다. 이에 따라 제안하는 방법은 시그널링 비용을 줄일 뿐만 아니라 특정한 MAP의 부하집중을 완화시킨다.
본 연구에서는 수직형 LPE 장치를 이용하여 meltback 방법으로 제작된 PBH-LD에 대한 누설전류를 해석하였다. PBH-LD에서 활성층 이외의 p-n 다이오드와 p-n-p-n 전류차단층과 같은 누설경로에 따른 이들의 영향을 조사하였다. 이러한 누설전류의 영향을 알아보기 위해 누설 폭이 "0" 일 때와 누설 폭이 $W_{ι}$ 일 때를 비교하였다. 그 결과 누설 폭에 따른 임계전류는 누설 폭을 줄이거나, 고유저항 ($\rho$$_{ι}$$\rho$$_{a}$ )비를 증가시켜줌으로써 임계전류가 낮아짐을 확인하였다. 본 연구에서 제작된 LD의 경우 활성층의 폭 $W_{a}$ 가 약 1.4$\mu\textrm{m}$이고 누설 폭이 약 0.6$\mu\textrm{m}$로, 제작된 LD의 cavity length와 임계전류를 비교해 본 결과 고유저항비가 약 0.5일 때 누설 폭에 따른 계산된 임계전류값과 실제 제작된 PBH-LD의 임계전류값이 일치함을 확인하였다. 따라서, 제작된 PBH-LD의 p-InP 차단층의 도핑농도를 $10^{18}$ c $m_{-3}$ 에서 $10^{17}$$cm^{-3}$으로 줄여 누설영역의 저항을 크게 함으로써 누설전류를 더 줄일 수 있으리라 생각된다.다.
정규압밀 점성토의 응력-변형 거동은 응력경로에 의하여 어떠한 영향을 받게 되는가를 규명하기 위하여, 실험실에서 인위적으로 압밀한 Kaolin정성토 공시체를 사용하여 현위치 응력상태인 연. 응 역상태로 압밀하고, 여러가지 서로 다른 응력경로를 따라 삼축추축 배수시험을 행하였다. 그 결과, 응력증가비가 특정한 값, 곧 임계응력증가비를 가질 때 응력-변형 거동은 거의 녹형의 형태로 나타나고, 그 이상이 되면 응력의 증가와 더불어 재료의 성질이 강화되는 변형경화 현상을 나타내고 있음을 알 수 있었다. 본 연구에서는, 이러한 변Wi초화 현상을 보이는 응력-변형 거동을 Drnevich의 쌍유선 함수의 개념을 적용하여 모델화 하였으며, 이를 축대칭 하중을 받고있는지반의 응력경로를 고려한 여밀침하 계산에 적용하는 방법을 제시하였다.
본 논문은 교통 감시를 수행하는 고정 카메라에서, 움직이는 물체들의 궤적을 사용자가 입력한 사용자 지정 경로를 바탕으로 그 정상/비정상성을 판별하는 방법을 제안한다. 제안된 방법은 입력된 경로 정보를 미리 정해진 규칙에 따라 각각의 이동 물체에 대한 비정상성(abnormality)을 계산하고 이를 임계값(Threshold)과 비교하여 비정상 행위를 판별해낸다. 사용자의 경로 정보 입력 기능을 이용하기 때문에 기존의 방법들에서 사용한, 계산량과 시간 소모가 크며 학습 데이터에 의해 그 성능이 크게 영향을 받는 정상 행위 (normal behavior) 모델링 단계를 배제하여 보다 빠르고 정확한 판별 결과를 제공한다. 뿐만 아니라 단순히 지정된 규칙만을 이용하지 않고 주어진 환경에 따라 규칙을 변형 적용하여 보다 강인한 판별 결과를 제공한다. 실험 결과는 본 논문에서 제안한 방법이 각종 교통 상황에서 발생하는 불법 및 비정상 교통 행위를 강인하게 판별해 냄을 보여준다.
본 논문에서는 빠른 시간 내에 설계자의 요구사양을 만족하는 메모리를 자동으로 합성해주는 새로운 멀티포트 메모리 컴파일러를 제안하였다. 제안한 컴파일러의 장점은 하나의 메모리 코어 셀을 규칙적으로 배치, 확장하여 메모리를 합성하고, 동시에 합성된 메모리내의 임계경로만을 추출하여 빠르게 검증할 수 있다는 것이다. 또한, 레이아웃 상에서의 전원선 공유 등의 기법으로 메모리의 성능을 향상시킬 수 있도록 하였다. 본 컴파일러를 사용하여 0.25$\mu\textrm{m}$ CMOS 1-poly, 2-metal 공정에서 최대 8개의 쓰기 포트, 16개의 읽기 포트, 64워드, 256비트 사이의 여러 가지 멀티포트 메모리를 자동 합성하였다. 합성 결과 메모리의 성능 및 면적 면에서 만족할 만한 결과를 얻었으며, 레이아웃 전체에서의 시뮬레이션 시간보다 10배정도 빠른 시간 내에 동작을 정확히 검증하였다.
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[게시일 2004년 10월 1일]
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