• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.236-236
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• 2010

알루미늄 자체에 대한 질화 기술의 어려움 때문에 현재까지는 AlN 분말을 이용한 소결 공정을 통하여 주요 부품의 제작이 되어 왔으며. Al 질화 기술보다는 아노다이징과 같은 표면 산화 공정 또는 도금과 같은 기술이 선호되어 왔다. 알루미늄 질화 기술이 잘 사용되지 않았던 이유는 알루미늄 표면에 2 5 nm 두께로 존재하는 치밀한 산화층의 높은 안정성 때문에 질화반응이 어렵기 때문이다. 이 알루미늄 산화물의 안정성은 질화물에 비교하여 5 배까지 높으며, 이런 경향은 온도가 높아짐에 따라 더욱 커지기 때문이다. 특히, 알루미늄의 낮은 기계적 물성을 향상시키기 위해서는 충분히 깊은 두께로 형성되어야 할 필요성이 높으나 알루미늄에 대한 질소의 고용도가 거의 없고 확산 계수가 매우 낮기 때문에 충분히 두꺼운 질화층의 형성이 어렵기 때문이다. 결국, 알루미늄 질화가 가능하기 위해서는 표면의 산화층을 없애야 하며, 알루미늄이 AlN이 되려는 속도는 $Al_2O_3$를 만드려는 속도보다 매우 느리므로, 잔존 산소량을 최소화 할 필요성이 있어서 고진공 분위기에서 처리되어야 한다. 일반적으로 알루미늄 질화를 위해서는 $10^{-6}\;torr$ 이하의 고진공도의 챔버가 필요하며 고순도의 반응 가스를 사용하여야 한다. 그러나 이러한 고진공하에서는 낮은 이온밀도 때문에 신속질화가 기존의 공정시간인 20시간동안, AlN층이 5um이하로 형성되었다. 본 연구에서, 알루미늄의 질화에 있어서, 표면층에 높은 전류를 걸어주어, 용융상태로 만들어주는 것이 좋다는 연구 결과를 얻었으며, 이를 토대로 신속질화를 위하여 전류밀도(전력량)에 따라 알루미늄 질화층의 형성 정도를 연구하였다. SEM, EDS, XRD등을 통해 Al의 표면에 플라즈마 질화를 통해 Al에 질소의 함유량이 증가하는 것을 확인하였으며 광학현미경을 통해 질화층의 두께와 표면조직을 확인하였다. Al 시편의 표면을 효과적으로 활성화할 수 있는 $400^{\circ}C$ 이상의 온도에서 전류밀도(전력량)와 시간의 변화에 따라 질화층이 효과적으로 형성되는 조건과 시간에 따라 두께가 증가하는 경향을 확인할 수 있었다. 이러한 신속 질화 공정을 통해 2시간 이내의 질화를 통해 40um이상의 AlN층을 형성할 수 있었다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.347-350
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• 1998

차세대 CMOS 구조에서 래치업 최소화를 위하여 고에너지 이온주입을 이용한 retrograde well 과 매몰층의 최적 공정 설계 변수 값들을 설정하였다. 본 논문에서는 두 가지의 모듸 모델 구조를 제안하고 silvaco 틀에 의한 시뮬레이션 결과를 비교 분석하엿다. 첫 번째 모델은 매몰층과 retrograde well을 조합한 구조이며, p+ injection trigger current가 600.mu.A/.mu.m 이상의 결과를 얻었고, 두번째 모델은 twin retrograde well을 이용하여 p+ injection 유지전류가 2500.mu.A/.mu.m이상의 결과를 얻었다. 시뮬레이션 결과, 두 모델 모두 도즈량이 많을수록 래치업 면역 특성이 좋아짐을 보았다. 시뮬레이션 조건에서 두 모델 모두 n+/p+ 간격은 2..mu.m 로 고정하였다.

• Proceedings of the KIEE Conference
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• 1997.07d
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• pp.1292-1297
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• 1997

본 연구에서는 latch-up 개선책의 일환으로 개발중인 매립층을 갖는 retrograde well의 형성기술과 더불어 공정 단순화를 목적으로 개발된 BILLI (Buried Implanted Layer for Lateral Isolation) well 구조[1]에 대한 공정 유기 결함을 분석하고 그에 의한 소자 열화 특성을 분석 하였으며 그 개선책을 제시 하고자 하였다. 매립층 형성에 의한 유기결함은 접합 누설전류와 Gate oxide 신뢰성을 열화 시켰으나 이온주입 후 $1000^{\circ}C$ 이상의 온도에서 10sec 정도의 RTP anneal에 의해 그 소자 특성이 개선되며 표면 결함이 감소함을 알 수 있었다.

• Proceedings of the Membrane Society of Korea Conference
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• 1995.10a
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• pp.52-53
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• 1995

전해질용액에 있는 이온교환막을 통해 전류가 흐를 때 막표면에는 경계층이 형성된다. 희석실쪽 막표면에서 전해질의 농도는 감소하고 농축실쪽에서 증가 하는 농도분극현상이 일어난다. 이와 같은 농도분극현상은 전류밀도에 벼놔를 주어 에너지 소비를 증가시키고 막표면에 스케일을 형성할 수도 있다. ED에서는 농축실보다는 희석실쪽의 농도분극현상이 더 많은 관심을 갖게 되며 이 부분 연구가 활발하게 진행된다. 따라서 전기 투석을 이용한 물질분리는 항상 한계전류밀도이하에서 이루어져야 하는데 i$_{lim)$은 막자체의 성능 외에도 용액의 종류및 농도, 온도, pH, 전압등에 의해 변화한다. 따라서 i$_{lim)$이 각 변수에 의해 얼마만큼 변화하는지를 살펴봄으로써 임의의 환경에서 i$_{lim)$을 추정할 수 있는 모델을 제시하고자 한다.

• Membrane Journal
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• v.17 no.1
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• pp.37-43
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• 2007

The effect of anionic and cationic exchange polymer layer on the chronopotentiometry (CP) and current voltage curves (I-V) of charged composite membrane are investigated. Also, the ion transport near the interface between electrolyte and ionic exchange polymer membranes (anionic and cationic ones) and charged mosaic polymer composite membrane is studied. The results show that both anionic and cationic polymer exchange membranes exhibit lower voltage drop over range of applied current density and possess favorable industrial application potentials, especially at low KCl concentration. While the charged mosaic polymer composite membrane didn't show any current-voltage change, irrespective to the type and the concentration of used electrolyte. CP and I-V measurements are effectively used to give some fundamental understanding for ion transport behavior of ion exchange polymer membrane near the interlace.

• Journal of the Korean Institute of Telematics and Electronics T
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• v.35T no.2
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• pp.6-12
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• 1998

Thin film SOI(Silicon-on-insulator) device offer unique advantages such as reduction in short channel effects, improvement of subthreshold slope, higher mobility, latch-up free nature, and so on. But these devices exhibit floating-body effet such as current kink which inhibits the proper device operation. In this paper, the SOI NMOSFET with a T-type gate structure is proposed to solve the above problem. To simulate the proposed device with TSUPREM-4, the part of gate oxide was considered to be 30nm thicker than the normal gate oxide. The I-V characteristics were simulated with 2D MEDICI. Since part of gate oxide has different oxide thickness, the gate electric field strength is not same throughout the gate and hence the impact ionization current is reduced. The current kink effect will be reduced as the impact ionization current drop. The reduction of current kink effect for the proposed device structure were shown using MEDICI by the simulation of impact ionization current, I-V characteristics, and hole current distribution.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.354-354
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• 2012

실리콘 양자점 태양전지는 실리콘이 nm 크기의 양자점으로 될 경우 밴드갭이 증가하여 태양광 중의 가시광선을 광전변환에 활용함으로써 효율을 향상시키는 차세대 태양전지이다. 그러나 실리콘 양자점이 SiO2 매질 내에 분포하므로 양자점층의 두께가 증가할 경우 박막의 직렬저항이 증가하여 일정 두께 이상이 되면 효율이 감소하는 결과를 가져온다. 본 연구에서는 두께증가에 따른 효율저하 문제를 해결하기 위해 다결정 실리콘으로 이루어진 완충층을 도입 하였다. 이를 위해 본 연구에서는 두 가지 형태의 실리콘 양자점 태양전지를 제작하여 광전변환 특성을 비교하였다. 첫 번재 구조는 B이 도핑된 단일 실리콘 양자점층 태양전지이다. 양자점층은 2 nm SiOx 층과 2 nm SiO2 층을 적층한 후 $1,100^{\circ}C$에서 20분간 질소 분위기에서 급속 열처리하여 제작하였다. 실리콘 양자점 층의 두께를 40 nm에서 200 nm까지 변화시키면서 효율을 측정한 결과 100 nm 정도에서 효율이 감소하기 시작하였다. 이러한 효율감소는 양자점층의 저항 증가에 따른 전류감소에 의함이 확인되었다. 이와는 대조적으로 실리콘 양자점 층의 저항을 줄이기 위해 실리콘 양자점층 내에 50 nm 간격으로 10 nm 두께의 B이 도핑된 다결정 실리콘층을 배치하는 실리콘 양자점 태양전지를 개발하였다. 이러한 실리콘 양자점 층의 두께를 증가시킬 경우 효율이 지속적으로 증가함을 관찰하였다. 이러한 두 가지 형태의 양자점층을 이차이온질량분석법으로 분석한 결과 단일 실리콘 양자점층의 경우 두께가 약 70 nm 정도부터 이온빔 스퍼터링에 의한 저항증가에 따른 대전현상 (charging)이 관찰되었으나 다결정 실리콘 층이 배치된 실리콘 양자점층에서는 전혀 대전현상이 발생하지 않았다. 이는 다결정 실리콘 층이 캐리어를 이동시키는 매개체 역할을 하는 것으로 해석될 수 있다.

• Korean Chemical Engineering Research
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• v.48 no.1
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• pp.33-38
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• 2010

A microfluidic system has been developed using biomaterial for the measurement of cupric ion concentration. The cell-membrane-mimicking bilayer lipid membrane(BLM)-coated silver electrode was used for the sensing of cupric ion concentration. The silver-supported BLM could increase its stability. A silver-supported bilayer lipid membrane(s-BLM) was easily obtained using its self-assembling characteristics by immersing silver wire into lipid(phosphatidylcholine; PC) solution and then dipping into aqueous KCl solution. These s-BLMs were used to determine the relationship between $Cu^{2+}$ concentration and current crossing s-BLM. Their relationship showed high linearity and reproducibility. The calibration curve was constructed to express the relationship between $Cu^{2+}$ concentration and current in the $Cu^{2+}$ concentration range of 10 and $130{\mu}M$. This calibration curve was used to measure $Cu^{2+}$ concentration in an unknown sample. Microfluidic system with s-BLM was made of PDMS(polydimethyl siloxane) using typical soft photolithography and molding technique. This integrated system has various functions such as activation of the silver surface without cutting silver wire, coating of BLM on silver surface, injection of KCl buffer solution, injection of $Cu^{2+}$ sample and measurement of $Cu^{2+}$ concentration in the sample.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.372-372
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• 2014

반도체 검출기는 입사되는 X선 에너지에 의하여 이온화되어 발생하는 전자 전공쌍을 수집함으로 방사선 정보를 확인하는 선량계로써 많은 연구와 활용이 이루어지고 있다. 하지만, X선 에너지에 의하여 반도체 검출기에서 발생하는 전기적 신호량이 높지 않기 때문에 누설 전류의 저감이 필수적이다. 누설 전류를 저감시키기 위한 방안으로 반도체 층과 전극 층의 Schottky Contact 구조의 설계, Insulating Layer의 사용, 높은 비저항의 반도체 물질 연구 등이 이루어지고 있다. 하지만, 기존에 누설 전류 저감을 위하여 Insulating Layer를 전극층과 반도체 층 사이에 형성하는 연구에 있어서 Insulating Layer와 반도체 층의 계면 사이에서 발생하는 Charge Trapping으로 인하여 생성되는 신호의 Reproducibility 저하, 동영상 적용의 제한 등의 문제점을 겪어왔다. 이에 본 논문에서는 누설 전류를 저감시킴과 동시에 Charge Trapping의 최소화를 이루기 위하여 Insulating Layer의 두께 최적화 연구를 수행하였다. 본 연구에서 사용한 Insulating Layer는 검출기 표면에 입사하는 X선 정보 손실을 최소화 시키는 동시에 누설 전류와 Charge Trapping을 최소화 시키는 방법으로써 CVD방법으로 검출기 표면에 균일하게 Insulating Layer를 코팅하였다. Insulating 물질은 Parylene을 사용하였으며, 그 중 온도, 습도 등 외부환경에 영향을 적게 받는 type C를 사용하였다. 증착에 사용한 장비의 진공도는 Torr로 설정하여 증착되는 Parylene의 두께가 약 $0.3{\mu}m$가 되게 하였으며, 실험에는 반도체 물질 PbO를 사용하였다. Parylene의 절연 특성은 Dark Current와 Sensitivity를 측정한 SNR을 이용하여 Parylene코팅이 되지 않은 동일 반도체 검출기와의 신호를 비교하였으며 또한 Parylene를 다층 제작한 검출기의 수집 신호량을 비교하였다. 제작한 검출기의 X선 조사 시의 수집 전하량 측정 결과, 100 kVp, 100mA, 0.03s의 X선 조건에서 $1V/{\mu}m$의 기준 시, Parylene를 코팅하지 않은 PbO 검출기의 Dark current는 0.0501 nA/cm2, Sensitivity는 0.6422 nC/mR-cm2, SNR은 12.184이었으며, Parylene단층의 두께인 $0.3{\mu}m$로 증착된 시편의 Dark current는 0.04097 nA/cm2, Sensitivity는 0.53732 nC/mR-cm2으로 Dark current가 감소되고 sensitivity도 감소하였지만 SNR은 13.1150으로 높아진 것을 확인할 수 있었다. Perylene이 $0.6{\mu}m$로 증착된 시편의 경우, Dark Current는 0.04064 nA/cm2, Sensitivity는 0.31473 nC/mR-cm2, SNR은 7.7443으로써 Insulating Layer가 없는 시편보다 SNR이 약 40% 낮아진 것을 확인할 수 있었다. Parylene이 $0.9{\mu}m$로 증착된 시편의 경우 Dark current는 0.0378 nA/cm2, Sensitivity 0.0461 nC/mR-cm2로 Insulating Layer가 없는 시편에 비해 SNR은 약 1/12배 감소한 1.2196이었고, Parylene이 $1.2{\mu}m$로 증착된 시편의 SNR은 1.1252로서 더 감소하였다. 따라서 Parylene을 다층 코팅한 검출기일수록 절연 효과의 영향이 커짐으로써 SNR 비교 시 수집되는 신호량이 줄어드는 것을 확인하였다. 반도체 검출기의 누설 전류를 저감시킴과 동시에 신호 수집율에 영향을 최소화시키기 위하여 Insulating Layer의 두께를 적절하게 설정하여 적용하면 Insulating Layer가 없는 검출기에 비해 누설전류를 최소한으로 줄일 수 있고 신호 검출효율이 감소하는 것을 방지할 수 있을 것이라 사료된다.

• Journal of Korean Ophthalmic Optics Society
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• v.3 no.1
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• pp.269-277
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• 1998

The TSDC(Thermally Stimulated Depolarization Current) measurement were carried out in the temperature range $30{\sim}500^{\circ}C$. We observed the anomalous two peaks that have a thousand times longer relaxation time than that of the space charge. It seems that the origin of the two peak are due to the electron trapping effect and to the adsorption of the vacancies at silver electrode.