• 한국전자파학회논문지
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• 제25권6호
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• pp.637-645
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• 2014

본 논문에서는 재구성 가능한 스위칭 매트릭스와 위상 및 진폭 에러 보정회로를 포함하는 새로운 구조의 $4{\times}4$ 다중 포트 증폭(MPA) 시스템을 제안한다. 제안하는 재구성 스위칭 매트릭스는 MPA 시스템의 입출력 하이브리드 매트릭스 회로로 사용되며, 스위칭 매트릭스의 스위치 모드 조절을 통해 신호의 증폭에 사용될 증폭기의 개수 및 신호의 출력 방향, 출력 크기를 유동적으로 조절할 수 있다. 또한, 제안하는 MPA 시스템은 증폭기간의 위상 및 이득 오차를 최소화하기 위한 보정 회로를 포함하여, 각각의 신호 경로에 이상적인 위상 및 진폭 밸런스를 만들 수 있기에 MPA 최종 출력단의 포트간 격리도를 향상시키게 된다.

• 전자공학회논문지 IE
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• 제43권1호
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• pp.16-24
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• 2006

본 논문에서는 생체신호의 발생을 자유롭게 조절 할 수 있는 전정기관으로부터 생성된 전기신호를 추출하여 window discriminator로 필요한 신호를 선택한 후, BCI 시스템을 적용하여 정밀하고 정확한 제어가 가능하고 멀티채널을 이용하여 데이터를 처리할 수 있는 통합 시스템을 구현하였다. 전정신경세포의 흥분신호를 검출하는 전치증폭기는 측정된 이득이 47.6dB, 왜율은 100 Hz에서 측정 시 0.005%이었으며, 입력임피던스 특성은 12M$\Omega$이었다. Window discriminator는 2개의 CPU를 사용하여 역할을 분담함으로써 처리 속도를 증가시켰고, ADC 샘플링 주파수는 87kHz이었으며, 기존 시스템보다 분해능이 2배, 변별 오차는 10배가 향상되었음을 알 수 있었다. 제안된 방법이 뇌파분석법 보다 100ms동안 축적된 데이터양이 약 100배 정도 감소되었음을 입증하였다.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1252-1258
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• 1999

본 논문에서는 10-MHz 대역폭을 갖는 무선가입자망용 중간주파수 아날로그 IC 설계에 관하여 논한다. 본 IC는 RF 부와 MODEM사이에서 인터페이스 역할을 하며, 수신 단에서는 중간주파수 신호를 기저대역으로 저역변환을 하고 송신 단에서는 기저대역 신호를 중간주파수 신호로 바꾸어 준다. 본 회로는 이득조절증폭기, 위상잠금회로, 저역통과필터, 아날로그-디지털 및 디지털-아날로그 변환기로 구성된다. 위상잠금회로에서 전압발진기 및 분주기, 위상비교기, 전하펌핑회로는 동일 칩 안에 구현하였고, 외부소자로는 루프필터용 소자와 LC 탱크 소자만이 사용되었다. 본 IC는 0.6-$\mu\textrm{m}$ CMOS 공정에 의하여 제작되었고, 전체 크기는 4 mm $\times$ 4 mm 이며, 3.3 V에서 약 57mA를 소모하였다.

• 한국항행학회논문지
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• 제12권6호
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• pp.604-610
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• 2008

본 논문은 지그비(ZigBee) 응용을 위한 2.4 GHz CMOS RF 프론트-엔드(front-end) 설계에 관한 기술이다. Front-End는 저잡음 증폭기(LNA), 주파수 변환기(Mixer)로 구성 되며, 2 MHz의 중간 주파수 (IF : intermediate frequency)를 사용 한다. LNA는 피드백저항을 사용한 Common-Source(CS with resistive feedback) 구조와 축퇴(degeneration) 인덕터를 사용 하였고, 20db의 전압 이득을 디지털신호로 조절할 수 있다. Mixer는 저전류 소모를 고려하여 수동(passive) 구조로 설계하였다. RF front-end는 $0.18{\mu}m$ 1P6M CMOS 공정을 이용하여 구현하였으며 1.8V의 전압으로부터 3.28 mA의 전류 소모를 하며 측정 결과 NF는 4.44 dB, IIP3는 -6.5 dBm을 만족시킨다.

• 한국정보통신학회논문지
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• 제22권7호
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• pp.993-1000
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• 2018

본 논문에서는 셀프-캐스코드 구조를 이용한 LDO 레귤레이터를 제안하였다. 셀프-캐스코드 구조의 소스 측 MOSFET의 채널 길이를 조절하고, 드레인 측 MOSFET의 바디에 순방향 전압을 인가함으로써 최적화하였다. 오차 증폭기 입력 차동단의 셀프-캐스코드 구조는 높은 트랜스컨덕턴스를 가지도록, 출력단은 높은 출력 저항을 가지도록 최적화하였다. 제안 된 LDO 레귤레이터는 $0.18{\mu}m$ CMOS 공정을 사용하였고, SPECTERE를 이용하여 시뮬레이션 되었다. 제안 된 셀프-캐스코드 구조를 이용한 LDO 레귤레이터의 로드 레귤레이션은 0.03V/A로 기존 LDO의 0.29V/A보다 급격하게 개선되었다. 라인 레귤레이션은 2.23mV/V로 기존 회로보다 약 3배 향상되었다. 안정화 속도는 625ns로 기존 회로보다 346ns 개선되었다.

• 대한전자공학회논문지SD
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• 제49권2호
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• pp.47-55
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• 2012

본 논문에서는 능동-가중치 전하 샘플링을 이용하는 고차의 시간상 이동평균 필터가 제안된다. 샘플링되는 전하의 비율을 바꾸기 위해서 가변 트랜스컨덕턴스 증폭기(variable transconductance OTA)가 전하 샘플러 앞단에 사용되며, 전하의 비율은 OTA의 제어 트랜지스터들을 스위칭하여 효과적으로 변하게 된다. 그 결과, 능동-가중치 샘플링을 이용하는 고차의 시간상 이동평균 연산이 가능해진다. 또한, OTA의 트랜스컨덕턴스는 제어 트랜지스터들의 크기를 통해 비율이 조절되므로 비교적 정확하며 공정 변화에 안정적이다. 고차의 시간상 이동평균 필터는 소수의 스위치와 샘플링 커패시터를 사용하므로 작은 크기와 높은 전압 이득을 가지며 기생 성분의 발생을 줄일 수 있다. 제안된 고차의 시간상 이동평균은 2차-2입력 시간상 이동평균 (TMA-$2^2$) 필터로 TSMC $0.18-{\mu}m$ CMOS 공정을 이용하여 구현되었다. 설계된 필터의 전압 이득은 약 16.7 dB이며 P1dB와 IIP3는 각각 -32.5 dBm과 -23.7 dBm으로 시뮬레이션된다. 출력 버퍼를 포함한 전체 직류 전류 소모는 약 9.7 mA이다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.65-73
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• 2003

본 논문은 진동형 각속도 검출 센서로부터 각속도 신호를 검출하는 애널로그 신호처리 ASIC의 구현에 관한 것이다. 각속도 검출 센서의 출력은 구조적으로 콘덴서의 용량변화로 나타나므로 이를 검출하기 위하여 전하 증폭기를 이용하였으며, 센서의 구동에 필요한 자체발진회로는 각속도 검출 센서의 공진 특성을 이용한 정현파 발진회로로 구현하였다. 특히 센서의 제조 공정으로 인한 특성 변화나 온도 변화와 같은 외부 요인에 의한 자체발진특성의 열화를 방지하기 위하여 자동이득조절회로를 사용하였다. 진동형 각속도 검출 센서의 동작특성에 의하여 진폭변조 형태로 나타나는 각속도 신호를 검출하기 위하여 동기검파회로를 사용하였다. 동기검파회로에서는 반송파의 크기에 따라 검파신호의 크기가 달라지는 현상을 방지하기 위하여 스위칭 방식의 곱셈회로를 사용하였다. 설계된 칩은 0.5㎛ CMOS 공정으로 구현하였으며, 1.2㎜×1㎜의 칩 크기로 제작되었다. 실험 결과 3V의 전원전압에서 3.6mA의 전류를 소비하였으며, 칩과 각속도 센서를 결합한 정상동작상태에서 직류에서 50㎐까지 잡음 스펙트럼 밀도는 -95 dBrms/√㎐에서 -100 dBrms/√㎐ 사이에 존재하였다.

• 대한의용생체공학회:의공학회지
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• 제25권5호
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• pp.343-349
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• 2004

전기성문전도는 발성시에 성문의 진동이 전기적 임피던스를 이용하여 검출되는 신호이다. 본 연구는 이러한 전기성문전도를 기록하기 위한 장비를 구현하고 음성분석 및 후두질환 진단에 대한 적용생을 평가하고자 하였다. 전기성문전도의 하드웨어는 2 쌍의 링전극, 동조증폭기, 검파기, 저역통과필터, 자동이득조절부 등으로 구성되며, 2.7MHz의 반송파 신호를 이용하고 진폭 변조 방식의 검파를 통해 임피던스 신호를 추출하도록 하였다. 추출된 신호는 PC 사운드 카드의 라인 입력을 통해 샘플링되고 양자화되었다. 검출 신호를 분석하기 위한 파라미터는 패래 시간을(CQ), 개폐 속도율(SQ), 개폐속도지수(SI), 성대진동 주파수(F0), 성대진동 주파수변동지수(Jitter), 성대진동 진폭변동지수(Shimmer) 등을 추출하였다. 전기성문전도를 분석한 결과, F0가 증가할수록 CQ는 커지고, SQ와 SI는 작아지는 경향을 보였으며, 전기성문전도와 음성 선호의 기본주파수가 일치함을 알 수 있었다. CQ, SQ, SI는 정상인과 후두암 환자를 비교한 결과 유의한 차이를 보였다. 이러한 결과는 성대의 운동을 관찰할 수 있는 휴대용 전기성문전도 계측기의 구현이 가능하게 하였고, 성대 기능 이상 검사가 가능함을 시사하였다.

• 전기전자학회논문지
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• 제27권1호
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• pp.45-52
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• 2023

다양한 열전쌍(TC)의 냉점보정(CJC)과 단선 감지 회로설계와 이를 이용한 다채널 TC 인터페이스 회로를 설계하였다. 냉점보정(CJC)과 단선 감지 기능 회로는 열전쌍, CJC 반도체 소자, 계측 증폭기(IA), 단선 감지용 저항 2개와 하나의 다이오드로 구성된다. 이 기본회로를 바탕으로 다채널 인터페이스 회로도 구현하였다. CJC는 보상 전용 반도체와 IA를 사용하여 구현하였고, 단선감지는 2개의 저항과 하니의 다이오드를 사용하여 IA 입력전압이 -0.42V가 되도록 하여 검출하였다. R-형 TC를 사용하여 실험한 결과 설계한 회로는 0℃~1400℃의 온도범위에서 냉점보정 후 오차가 0.14mV에서 3㎶로 감소되었다. 또한, TC가 정상에서 단선인 경우 IA의 출력전압이 88mV에서 -0.42V로 포화된 것을 확인하였다. 0℃~1400℃의 온도 범위에서 설계한 회로의 출력전압은 0V~10V이였다. R-형 TC를 사용하여 4-채널 인터페이스를 실험한 결과에서도 각 채널에 CJC와 단선 감지 결과와 거의 동일하였다. 구현한 다채널 인터페이스는 CJC 반도체 소자의 단자의 변경과 IA의 이득을 조절하면 E, J, K, T, R, S-형 TC에도 동일하게 적용할 수 있는 특징을 갖는다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.