• Proceedings of the KIEE Conference
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• 2001.07d
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• pp.2513-2515
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• 2001

본 논문에서는 유한비트 근사화를 통하여 고정소수점 연산을 이용하여 DCT구현시 발생하는 오차 영향에 대한 해석을 수행하였다. 고정소수점 연산을 위해서는 유한 비트 근사화를 실시하여야 하는데 이 과정에서 수치 표현범위의 제약으로 인한 오차가 발생하게 되고, 특히 순환 연산구조를 가지는 DCT등의 알고리즘 구현시 급격한 성능의 감소를 가져오게 된다. 본 논문에서는 순환 연산식을 유한비트 근사화를 통하여 구현시 발생되는 에러에 대한 분석을 수행하고, 해석식을 도출하였다.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.36S no.5
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• pp.96-103
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• 1999

본 논문에서는 sliding-DFT(SDFT)를 계수의 유한 비트 근사구현에 기초하여 실시간 구현하는 기법을 제시하고, 이의 오차영향을 해석하였다. 오차의 영향을 오차전력과 신호전력비율(noise-to-signal power ratio : NSR)로 하여 이를 해석적으로 유도하였다. 가우스 렌덤신호 및 사람의 수면 EEG 신호를 대상으로 수행한 시뮬레이션 결과가 해석식과 잘 일치하는 것을 보임으로써 본 연구에서 얻은 해석식을 확인하였다.

• Journal of IKEEE
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• v.8 no.1 s.14
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• pp.128-135
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• 2004

This paper proposes a phase measurement algorithm which is based on the recursive implementation of sliding-DFT. The algorithm is designed to have a robust behavior against the erroneous factors of frequency drift, additive noise, and twiddle factor approximation. The size of phase error caused by the finite wordlength implementation of DFT twiddle factors is shown significantly lower than that of magnitude error. The drastic reduction of the phase error is achieved by the exploitation of the quadruplet symmetry characteristics of the approximated twiddle factors in the complex plane. Four channel power-line phase measurement system is also designed and implemented based on the time-multiplexed sharing architecture of the proposed algorithm. The operation of the developed system is also verified by the experiment performed under the test environment implemented with the multi-channel function generator and the on-line interfaced host processor system. The proposed algorithm's features of phase measurement accuracy and its robustness against the finite wordlength effects can provide a significant impact especially for the ASIC or microprocessor based embedded system applications where the enhanced processing speed and implementation simplicity are crucial design considerations.

• The Journal of the Acoustical Society of Korea
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• v.18 no.8
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• pp.48-53
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• 1999

This paper presents an analytic derivation of the erroneous effect when the sliding-DFT is implemented in a recursive way with the finite-bit approximation of the twiddle factors. The analysis result is obtained in a closed form equation of the noise-to-signal power ratio(NSR) employing the zero-mean white Gaussian signal as the target input of the DFT. The parameters of the wordlength used in representing the twiddle factors and the blocklength of the DFT appear in the NSR explicitly as its function variables. The derivation is based on the error dynamic equation which is derived from the recursive SDFT, and on the analytic exploration of the statistical characteristics of the approximation coefficients treating them as random variables of having spatial distributions. The analytically derived results are verified through the comparison with the data actually measured from the computer simulation experiment.

• Proceedings of the KIEE Conference
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• 2003.07d
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• pp.2678-2680
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• 2003

본 논문에서는 sliding-DFT의 순환구현을 기반한 실시간 위상 측정 앨고리즘을 제시하였다. 종래의 순환형 SDFT 기반 위상 측정 기법은 단일 계수를 사용하기 때문에 계수 근사가 적용되는 하드웨어 구현시 심각한 오차 파급 특성을 나타낸다. 본 논문에서는 순환 구조이면서 회전 위상을 보정을 통해 N-point DFT의 N개의 모든 계수를 적용한 위상 측정 기법을 제시하였고, FPGA 등 하드웨어 구현에 있어서 계수의 유한 비트 근사에 따르는 성능 열화를 해석하였다. 제안한 위상측정 앨고리즘은 실시간 다채널 위상 측정이 가능하도록 FPGA에 구현하였고 동작을 확인하였다.

• The Transactions of the Korean Institute of Electrical Engineers D
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• v.54 no.3
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• pp.191-193
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• 2005

This paper proposes a phase measurement algorithm which is based on the recursive implementation of sliding-DFT. The proposed algorithm is designed to have a robust behavior against the erroneous factors of frequency drift, additive noise, and twiddle factor approximation. Four channel power-line phase measurement system is also designed and implemented based on the time-multiplexed sharing architecture of the proposed algorithm. The proposed algorithm's features of phase measurement accuracy and its robustness against the finite wordlength effects can provide a significant impact especially for the ASIC or microprocessor based embedded system applications where the enhanced processing speed and implementation simplicity are crucial design considerations.

• Proceedings of the KIEE Conference
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• 2005.10b
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• pp.361-363
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• 2005

본 논문에서는 MPEG-4 Version2 Audio 표준에 근거하여 낮은 연산부담을 갖는 독자적인 엘고리즘을 적용한 MPEG-4 BSAC Audio 디코더를 개발하였다. 개발된 BSAC 디코더는 32bit RISC 구조를 갖는 Intel Xscale Processor 기반 시스템에 최적화하여 구현 및 평가를 수행하였다. 수행속도 증가 및 연산 정밀도 향상을 위해 각 기능 블록별 기능 및 구현 원리 연구와 32 bit 연산 구조를 파악하여, 이를 고정소수점 연산 구조로 구현함으로써 성능을 향상시켰다. 유한비트에 따른 오차 영향을 최소화하기 위해 데이터의 표현 범위에 대한 연구를 통해 근사한 오차를 최소화 하여 연산 정밀도를 향상 시키고자 하였다. 비선형 양자화기 및 filter bank 등 상대적으로 높은 연산 부담을 갖는 기능 블록은 Table look-up, 보간법, 지수연산 제거, pre/post scrambling 기법 등을 적용하여 최적화 하였다. 최종적으로 개발된 BSAC 디코더는 32 bit 연산 구조의 X-scale 프로세서를 탑재한 Development Board와 WindowsCE OS로 구성된 타겟 system에 이식하여 performance 평가하였으며, 높은 연산 정밀도 및 다른 수행속도를 확인할 수 있었다. 주관적인 청각 평가에서도 MPEG-4 reference 디코더와의 음원의 차이가 거의 없음을 확인하였다.